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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 109/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 2. Programming Model
2-31
2.3.4.3.5 Integer Load and Store with Byte-Reverse Instructions
Table 2-22 describes integer load and store with byte-reverse instructions. When used in a
PowerPC system operating with the default big-endian byte order, these instructions have
the effect of loading and storing data in little-endian order. Likewise, when used in a
PowerPC system operating with little-endian byte order, these instructions have the effect
of loading and storing data in big-endian order. For more information about big-endian and
little-endian byte ordering, see “Byte Ordering” in Chapter 3, “Operand Conventions,” in
The Programming Environments Manual
.
Implementation Note
—In some PowerPC implementations, load byte-reverse
instructions (
lhbrx
and
lwbrx
) may have greater latency than other load instructions;
however, these instructions operate with the same latency as other load instructions in the
603e.
Table 2-21. Integer Store Instructions
Name
Mnemonic
Operand Syntax
Store Byte
stb
r
S
,
d(
r
A)
Store Byte Indexed
stbx
r
S
,r
A
,r
B
Store Byte with Update
stbu
r
S
,
d(
r
A)
Store Byte with Update Indexed
stbux
r
S
,r
A
,r
B
Store Half Word
sth
r
S
,
d(
r
A)
Store Half Word Indexed
sthx
r
S
,r
A
,r
B
Store Half Word with Update
sthu
r
S
,
d(
r
A)
Store Half Word with Update Indexed
sthux
r
S
,r
A
,r
B
Store Word
stw
r
S
,
d(
r
A)
Store Word Indexed
stwx
r
S
,r
A
,r
B
Store Word with Update
stwu
r
S
,
d(
r
A)
Store Word with Update Indexed
stwux
r
S
,r
A
,r
B
Table 2-22. Integer Load and Store with Byte-Reverse Instructions
Name
Mnemonic
Operand Syntax
Load Half Word Byte-Reverse Indexed
lhbrx
r
D
,r
A
,r
B
Load Word Byte-Reverse Indexed
lwbrx
r
D
,r
A
,r
B
Store Half Word Byte-Reverse Indexed
sthbrx
r
S
,r
A
,r
B
Store Word Byte-Reverse Indexed
stwbrx
r
S
,r
A
,r
B
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