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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 55/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-15
The 603e provides four power modes selectable by setting the appropriate control bits in
the machine state register (MSR) and hardware implementation register 0 (HID0) registers.
The four power modes are as follows:
Full-power–This is the default power state of the 603e. The 603e is fully powered
and the internal functional units are operating at the full processor clock speed. If the
dynamic power management mode is enabled, functional units that are idle will
automatically enter a low-power state without affecting performance, software
execution, or external hardware.
Doze–All the functional units of the 603e are disabled except for the time
base/decrementer registers and the bus snooping logic. When the processor is in
doze mode, an external asynchronous interrupt, a system management interrupt, a
decrementer exception, a hard or soft reset, or machine check brings the 603e into
the full-power state. The 603e in doze mode maintains the PLL in a fully powered
state and locked to the system external clock input (SYSCLK) so a transition to the
full-power state takes only a few processor clock cycles.
Nap–The nap mode further reduces power consumption by disabling bus snooping,
leaving only the time base register and the PLL in a powered state. The 603e returns
to the full-power state upon receipt of an external asynchronous interrupt, a system
management interrupt, a decrementer exception, a hard or soft reset, or a machine
check input (MCP) signal. A return to full-power state from a nap state takes only a
few processor clock cycles.
Sleep–Sleep mode reduces power consumption to a minimum by disabling all
internal functional units, after which external system logic may disable the PLL and
SYSCLK. Returning the 603e to the full-power state requires the enabling of the
PLL and SYSCLK, followed by the assertion of an external asynchronous interrupt,
a system management interrupt, a hard or soft reset, or a machine check input (MCP)
signal after the time required to relock the PLL.
The PID7v-603e implementation offers the following enhancements to the 603e family:
Lower-power design
2.5-volt core and 3.3-volt I/O
1.1.7.2 Time Base/Decrementer
The time base is a 64-bit register (accessed as two 32-bit registers) that is incremented once
every four bus clock cycles; external control of the time base is provided through the time
base enable (TBEN) signal. The decrementer is a 32-bit register that generates a
decrementer interrupt exception after a programmable delay. The contents of the
decrementer register are decremented once every four bus clock cycles, and the
decrementer exception is generated as the count passes through zero.
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