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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 150/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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3-24
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
3.7.3 Data Cache Block Touch for Store (dcbtst) Instruction
The
dcbtst
instruction, like the data cache block touch instruction (
dcbt
), allows software
to prefetch a cache block in anticipation of a store operation (read with intent to modify).
3.7.4 Data Cache Block Clear to Zero (dcbz) Instruction
If the block containing the byte addressed by the EA is in the data cache, all bytes are
cleared.
If the block containing the byte addressed by the EA is not in the data cache and the
corresponding page is caching-allowed, the block is established in the data cache without
fetching the block from main memory, and all bytes of the block are cleared. If the contents
of the cache block are from a page marked global through the WIM bits, an address-only
bus transaction is run.
If the page containing the byte addressed by the EA is caching-inhibited or write-through,
then the system alignment exception handler is invoked.
The
dcbz
instruction is treated as a store to the addressed byte with respect to address
translation and protection.
3.7.5 Data Cache Block Store (dcbst) Instruction
If the block containing the byte addressed by the EA is in coherency-required mode, and a
block containing the byte addressed by the EA is in the data cache of any processor and has
been modified, the writing of it to main memory is initiated. On a PID7v-603e, if the cache
block is unmodified, HID0[ABE] is set, and if the contents of the cache block are from a
page marked global through the WIM bits, an address-only bus transaction is run.
The function of this instruction is independent of the write-through and caching-
inhibited/caching-allowed modes of the block containing the byte addressed by the EA.
This instruction is treated as a load to the addressed byte with respect to address translation
and protection.
3.7.6 Data Cache Block Flush (dcbf) Instruction
The action taken depends on the memory mode associated with the target, and on the state
of the cache block. The list below describes the action taken for the various cases. The
actions described are executed regardless of whether the page containing the addressed byte
is in caching-inhibited or caching-allowed mode. The following actions occur in both
coherency-required mode (WIM = 0bXX1) and coherency-not-required mode (WIM =
0bXX0).
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