參數(shù)資料
型號: 20665
英文描述: ?lanSC310 Programmer's Reference Manual
中文描述: ?lanSC310程序員參考手冊
文件頁數(shù): 112/186頁
文件大?。?/td> 918K
代理商: 20665
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4-22
Configuration Registers
4.3.21
I/O Wait State Register (Index 61h)
This register defines the number of wait states for I/O cycles to different I/O addresses. It
also contains the control for forcing the CPU clock to run at 9.2 MHz from the low-speed
PLL during High-Speed PLL mode.
The number of wait states selected in this register must be greater than the bus I/O com-
mand delay specified in the Command Delay register at Index 60h.
After reset, the CPU clock runs at low speed (9.2 MHz). Write a 1 to bit 6 of this register
to enable the CPU to run at high speed (the speed set by bits 4–3 of the Function
Enable 2 register at Index B1h). The CPU only runs in high speed during DRAM
accesses, local bus accesses, fast ROM accesses, and while idle. ISA accesses cause
the CPU clock to switch to 9.2 MHz, thus saving power.
7
0
Field
Bit
Default
IOWS
HDWS
FDWS
DMAMMS
0
SPEED
0
IOWS1
0
IOWS0
0
HDWS1
0
HDWS0
0
FDWS1
0
FDWS0
0
Bit
Name
R/W
Function
7
DMAMMS
W
0 = Disable MMS during DMA
1 = Enable MMS in DMA cycle
CPU clock speed select:
0 = Force all operations to be low speed (9.2 MHz)
1 = High speed
Other bus I/O wait states, bit 1
Other bus I/O wait states, bit 0
Hard-disk-drive wait states, bit 1
Hard-disk-drive wait states, bit 0
Floppy-disk-drive wait states, bit 1
Floppy-disk-drive wait states, bit 0
6
SPEED
W
5
4
3
2
1
0
IOWS1
IOWS0
HDWS1
HDWS0
FDWS1
FDWS0
W
W
W
W
W
W
Table 4-13
Floppy-Disk-Drive Wait States
FDWS1
FDWS0
SYSCLK Cycles Delayed
0
0
5 (default)
0
1
4
1
0
3
1
1
2
Note:
Acts on addresses from 3F0–3F7h.
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PDF描述
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2070 SAFETY SWITCH FERROCODE
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20-665000-00-P 制造商:ARIES 制造商全稱:Aries Electronics, Inc. 功能描述:SOWI-to-SOIC Adapter
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