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參數(shù)資料
| 型號(hào)： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 75/166頁 |
| 文件大?。?/td> | 1145K |
| 代理商： | ARM966E-S |
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AHB Interface Signals
Rev. A
5-5
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
HBURST[2:0] determine the burst type as indicated in Table 5.2. The
ARM966E-S supports SINGLE and INCR types only (HBURST[2:0] =
0b000 and 0b001).
Incrementing bursts access sequential locations; the address of each
transfer in the burst is just an increment of the previous address.
Bursts must not cross a 1 Kbyte address boundary. An incrementing
burst can be of any length, but the upper limit is set by the fact that the
address must not cross the 1 Kbyte boundary.
Single transfers can be done using an unspecified length incrementing
burst that has a burst length of one.
All transfers within a burst must be aligned to the address boundary
equal to the size of the transfer. For example, word transfers must be
aligned to word address boundaries (HADDR[1:0] = 00), and halfword
transfers must be aligned to halfword address boundaries
(HADDR0 = 0).
5.2.3 Control Signals
The control signals provide additional information regarding the transfer.
These signals include HWRITE, HSIZE[2:0], HPROT[3:0], HREADY, and
HRESP[1:0].
5.2.3.1 HWRITE
HWRITE determines the transfer direction. When HIGH, HWRITE
indicates a write transfer; the master broadcasts data on the write data
bus, HWDATA[31:0]. When HWRITE is LOW, a read transfer is
performed. The slave places the data on the read data bus,
HRDATA[31:0].
Table 5.2
Burst Signal Encoding
HBURST[2:0]
Burst Type
Description
000
SINGLE
Single transfer
001
INCR
Incrementing burst of unspecified length
010–111
Not supported
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