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參數(shù)資料
| 型號： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 102/166頁 |
| 文件大?。?/td> | 1145K |
| 代理商： | ARM966E-S |
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8-6
Tightly Coupled RAM
Rev. A
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
Figure 8.2
ARM966E-S SRAM Hierarchy
RamCtrl.v
contains the RAM control logic that is partner-independent.
This logic is fixed.
IRamIF.v
and
DRamIF.v
generate the SRAM-specific ChipSelect,
WriteEnable, and ByteWrite signals. Your own library RAMs are
instantiated inside
InstrRAM.v
and
DataRAM.v
.
8.5 Example SRAM Interfaces
The example wrapper contains three RAM interface examples. All of the
interface modifications are done in the
IRamIF.v
and the
DRamIF.v
blocks for the I-SRAM and D-SRAM, respectively. The example SRAM
interfaces are:
Section 8.5.1, “ONESEGX32”
Section 8.5.2, “FOURSEGX32”
Section 8.5.3, “FOURSEGX8”
Note:
The examples shown here are for 32-Kbyte I-SRAM
(8 Kwords x 4 bytes). The interface for D-SRAM is identical.
IRamIF.v
BIST.v
IRAM.v
InstrRAM.v
BIST.v
DRAM.v
DRamIF.v
DataRAM.v
RamCtrl.v
ICtrl.v
DCtrl.v
DMA
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