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參數(shù)資料
| 型號： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 115/166頁 |
| 文件大?。?/td> | 1145K |
| 代理商： | ARM966E-S |
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Stalling and Interrupts
Rev. A
9-9
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
Figure 9.6
Privileged Instructions
9.4 Stalling and Interrupts
Figure 9.7 shows a stalled coprocessor instruction being abandoned due
to an interrupt. The coprocessor can stall the processor during the
execution of a coprocessor instruction if, for example, it is still busy with
an earlier coprocessor instruction. To do so, the coprocessor associated
with the decode stage instruction drives WAIT on CHSDE[1:0]. When the
instruction concerned enters the execute stage of the pipeline, the
coprocessor can drive WAIT onto CHSEX[1:0] for as many cycles as it
wants in order to keep the instruction in the busy-wait loop.
For interrupt latency reasons, the coprocessor can be interrupted while
stalling, thus causing the instruction to be abandoned. Abandoning
execution is done through CPPASS. The coprocessor must monitor the
state of CPPASS during every stall cycle. If it is HIGH, the instruction
should still be executed. If it is LOW, the instruction should be
abandoned. Note in Figure 9.7 that CPLATECANCEL is also asserted as
a result of the execute interruption.
Ignored
CPCLK
nCPMREQ
nCPTRANS
CPPASS
CPLATECANCEL
CHSDE[1:0]
CHSEX[1:0]
Ignored
LAST
Ignored
Old Mode
New Mode
Execute
Execute
(cycle 2)
Execute
(cycle 3)
Memory
Mode
Change
Write
Decode
Decode
Decode
Execute
Processor
Pipeline
Memory
Write
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