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參數(shù)資料
| 型號(hào)： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 17/166頁 |
| 文件大?。?/td> | 1145K |
| 代理商： | ARM966E-S |
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Block Diagram Description
Rev. A
1-5
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
The Instruction and Data RAMs each consist of blocks of ASIC library
compiled RAM. The RAM sizes can be of any size up to 64 Mbytes. The
instruction and data memories can have unique sizes.
1.2.6 DMA Interface
The Direct Memory Access (DMA) interface allows an external device
direct access to the ARM966E-S Data RAM. If a single-port Data RAM
is used, then the DMA interface stalls the ARM966E-S microprocessor
core during the DMA transfer. If a dual-port Data RAM is used, then the
DMA interface does not stall the ARM966E-S during the DMA transfer.
1.2.7 AHB Interface Unit and Write Buffer
The AHB is a new generation of AMBA bus, which meets the
requirements of high-performance synthesizable designs. The AHB
Interface Unit arbitrates between the external bus transaction sources
within the ARM966E-S. It stalls all other accesses until the current
request has been completed. The AHB Interface Unit supports the
following types of transactions: burst transfers, split transactions,
single-cycle bus master handovers, single clock edge operations, and
non-3-state implementations.
The Write Buffer is a 12-entry FIFO. It increases system performance.
1.2.8 External Coprocessor Interface
The ARM966E-S supports the connection of coprocessors through the
external coprocessor interface. All types of ARM coprocessor instructions
are supported. Coprocessors determine the instructions they need to
execute using a pipeline follower in the coprocessor.
1.2.9 JTAG and Debug Port
The ARM966E-S debug interface is based on IEEE Std. 1149.1-1990. It
can stop the processor core on a given instruction fetch (breakpoint),
data access (watchpoint), or external debug request. The JTAG-style
serial interface can serially insert instructions into the pipeline of the core
without using the external data bus.
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