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參數(shù)資料
| 型號： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 74/166頁 |
| 文件大小： | 1145K |
| 代理商： | ARM966E-S |
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5-4
AHB Interface Unit
Rev. A
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
Figure 5.2 shows usage of three transfer types. The first transfer is the
start of a burst; it is nonsequential. The master is unable to perform the
second transfer of the burst immediately. It uses a BUSY transfer to delay
the start of the next transfer. In this example, the master only requires
one cycle before it is ready to start the next transfer in the burst, which
completes with no wait states.
The master performs the third transfer of the burst immediately, but this
time the slave is unable to complete and uses HREADY to insert a single
wait state. The final transfer of the burst completes with zero wait states.
Figure 5.2
Transfer Type Examples
5.2.2 Burst Types
The AHB protocol defines four, eight, and 16-beat bursts as well as
undefined length bursts and single transfers. The protocol also supports
incrementing and wrapping bursts.
All ARM966E-S bursts are defined as incrementing bursts of undefined
length (INCR).
NONSEQ
CLK
HTRANS[1:0]
HADDR[31:0]
HWDATA[31:0]
HREADY
HRDATA[31:0]
BUSY
(Data
SEQ
SEQ
SEQ
0x20
0x24
0x24
0x28
0x2C
INCR
(Data
(Data
(Data
(Data
HBURST[2:0]
(Data
Data
(0x24)
(Data
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