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參數(shù)資料
| 型號： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 31/166頁 |
| 文件大?。?/td> | 1145K |
| 代理商： | ARM966E-S |
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Data RAM Signals
Rev. A
2-11
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
The ARM966E-S uses the signals described below to access the Data
RAM for both single-port and dual-port RAM implementations. The DMA
Interface shares these signals with the ARM966E-S for single-port RAM
implementations.
DADDR[23:0] Data RAM Address
This 24-bit bus contains the Data RAM address.
Addressing is performed on word boundaries.
Output
DENABLE
Word Based Data Chip Enable
The ARM966E-S asserts this output HIGH to indicate the
Data RAM data bus is enabled.
Output
DRDATA[31:0] Data RAM Read Data
This 32-bit bus contains data read from the Data RAM.
Input
DWDATA[31:0]Data RAM Write Data
This 32-bit bus provides write data to the Data RAM.
Output
DWE[3:0]
Byte Based Data Write Enable
The ARM966E-S asserts these outputs HIGH to enable
writes to the Data RAM.
Output
NODRAM
Data RAM Present
The ARM966E-S asserts NODRAM HIGH to indicate
Data RAM is not present and thus Data RAM decoding
is disabled. NODRAM asserted LOW indicates Data RAM
is present, which enables Data RAM decoding.
Input
The DMA Interface uses the signals described below to access only the
second port of a dual-port RAM.
DADDR2[23:0]
Data RAM Address
This 24-bit bus contains the Data RAM address.
Addressing is performed on word boundaries.
Output
DWE Bit
Function
DWE3
DWE2
DWE1
DWE0
Write enable for DWDATA[31:24]
Write enable for DWDATA[23:16]
Write enable for DWDATA[15:8]
Write enable for DWDATA[7:0]
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參數(shù)描述 |
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| ARMADA166E_1 | 制造商:MARVELL 制造商全稱:MARVELL 功能描述:Industry’s First Application Processor with Integrated EPD Controller Scalable to 800 MHz for Cost-Sensitive, High-Performance eReaders and eBooks |
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