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參數(shù)資料
| 型號： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 57/166頁 |
| 文件大?。?/td> | 1145K |
| 代理商： | ARM966E-S |
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Registers
Rev. A
3-15
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
BIST Control Register –
This register controls the operation of the
memory BIST. When written, this register controls the Instruction and
Data memory BIST wrappers.
IBISTSize
Instruction BIST Size
Reserved
This write-only field defines the size of the instruction
memory as
n
. IBISTSize in bytes is 4 x 2
n
.
W [31:21]
R [31:21]
ICom
IBIST Complete
Reserved
A one on this read-only bit indicates the Instruction BIST
run has completed. This bit is hardcoded to 0x1, BIST
complete.
R 20
W 20
IFail
IBIST Fail
Reserved
A one on this read-only field indicates the Instruction
BIST detected a memory failure. This bit is hardcoded to
0x0.
R 19
W 19
IEn
IBIST Enable
Setting this bit enables the IBIST controller to drive the
instruction memory address, data, write enable, and chip
select signals. This bit must be set before issuing an
IBISTRun. It must remain set for the duration of the IBIST
test.
R/W 18
IPause
IBIST Pause
Setting this bit pauses the instruction BIST operation.
This facility is useful for inserting errors and isolating
failures.
R/W 17
IRun
IBISTRunning
IBISTRun
When reading this bit, a one indicates the instruction
BIST is running. If IPause is set, then IBISTRunning is
deasserted when BIST execution is paused. This bit is
hardcoded to 0x0, BIST not running.
R 16
W 16
31
21
20
19
18
17
16
15
5
4
3
2
1
0
IBISTSize
I
Com
I
Fail
I
En
I
Pause
I
Run
DBISTSize
D
Com
D
Fail
D
En
D
Pause
D
Run
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ARMADA166E_1 | 制造商:MARVELL 制造商全稱:MARVELL 功能描述:Industry’s First Application Processor with Integrated EPD Controller Scalable to 800 MHz for Cost-Sensitive, High-Performance eReaders and eBooks |
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