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參數(shù)資料
| 型號： | ARM966E-S |
| 英文描述： | ARM966E-S Microprocessor Core preliminary technical manual 6/01 |
| 中文描述： | ARM966E - ?微處理器核的初步技術(shù)手冊6月1日 |
| 文件頁數(shù)： | 113/166頁 |
| 文件大小： | 1145K |
| 代理商： | ARM966E-S |
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Coprocessor Instruction Execution
Rev. A
9-7
Copyright 1999-2001 by LSI Logic Corporation. All rights reserved.
Figure 9.4
Interlocked MCR
9.2.4 CDP Instructions
CDP instructions normally execute in a single cycle. Like all the previous
cycles, nCPMREQ is driven LOW to signal when an instruction is
entering the decode and then the execute stage of the pipeline. If the
instruction is to be executed then CPPASS is driven HIGH during the
execute. If the coprocessor can execute the instruction immediately, it
drives CHSDE[1:0] with LAST. If the instruction requires a wait cycle,
then the coprocessor drives CHSDE[1:0] with WAIT and CHSEX[1:0]
with LAST.
Figure 9.5 shows a CDP that is cancelled due to the previous instruction
causing a data abort. The CDP instruction enters the execute stage of
the pipeline and is signaled to execute when CPPASS is HIGH. In the
following phase, CPLATECANCEL is asserted, which causes the
coprocessor to terminate execution of the CDP instruction and to cause
no state changes to the coprocessor.
Note in Figure 9.5 that CPLATECANCEL can be asserted during the
memory cycle as well as during the execution cycle. The coprocessor
should be able to handle instruction aborts during these two stages.
WAIT
WAIT
LAST
Ignored
CPCLK
nCPMREQ
CPPASS
CPLATECANCEL
CHSDE[1:0]
CHSEX[1:0]
CPDOUT[31:0]
MCR
CPDIN[31:0]
MRC
Decode
Interlock
Decode
GO
Execute
WAIT
Execute
LAST
Memory
Write
Processor
Pipeline
Cop data
Cop data
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ARMADA166E_1 | 制造商:MARVELL 制造商全稱:MARVELL 功能描述:Industry’s First Application Processor with Integrated EPD Controller Scalable to 800 MHz for Cost-Sensitive, High-Performance eReaders and eBooks |
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