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參數(shù)資料
| 型號(hào)： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 87/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
Datasheet
87
3.5.4.
PCISTS1—PCI-PCI Status Register (Device 1)
Address Offset:
Default Value:
Access:
Size:
06–07h
0020h
Read-Only, Read/Write Clear
16 bits
PCISTS1 reports the occurrence of error conditions associated with the primary side of the “virtual”
PCI-PCI bridge embedded in the GMCH. Since this device does not physically reside on PCI0, it reports
the optimum operating conditions so that it does not restrict the capability of PCI0.
15
14
13
12
11
10
9
8
Detected
Par Error
(HW=0)
Sig Sys
Error
Recog
Mast Abort
Sta
(HW=0)
Rec
Target
Abort Sta
(HW=0)
Sig Target
Abort Sta
(HW=0)
DEVSEL# Timing
(HW=00)
Data Par
Detected
(HW=0)
7
6
5
4
3
0
FB2B
(HW=1)
Reserved
Cap List
(HW=1)
Reserved
Bit
Descriptions
15
Detected Parity Error (DPE1).
(Not Applicable). Hardwired to 0.
14
Signaled System Error (SSE1).
1 = GMCH Device 1 generated an SERR message over hub interface for any enabled Device 1 error
condition. Device 1 error conditions are enabled in the PCICMD1, ERRCMD1 and BCTRL
registers. Device 1 error flags are read/reset from the SSTS register.
0 = Software clears this bit by writing a 1 to it.
13
Received Master Abort Status (RMAS1).
(Not Applicable). Hardwired to 0.
12
Received Target Abort Status (RTAS1).
(Not Applicable). Hardwired to 0.
11
Signaled Target Abort Status (STAS1).
(Not Applicable). Hardwired to 0.
10:9
DEVSEL# Timing (DEVT1).
(Not Applicable). Hardwired to 00b.
8
Data Parity Detected (DPD1).
(Not Applicable). Hardwired to 0.
7
Fast Back-to-Back (FB2B1).
(Not Applicable). Hardwired to 0.
6
Reserved.
5
66/60 MHz Capability.
(Not Applicable). Hardwired to 1.
4:0
Reserved.
相關(guān)PDF資料 |
PDF描述 |
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