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參數(shù)資料
| 型號(hào)： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 48/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
48
Datasheet
3.4.8.
MLT—Master Latency Timer Register (Device 0)
Address Offset:
Default Value:
Access:
Size:
0Dh
00h
Read-Only
8 bits
Device 0 is not a PCI master; therefore, this register is not implemented.
Bit
Descriptions
7:0
Master Latency Timer Value.
This read-only field always returns 0 when read and writes have no
affect.
3.4.9.
HDR—Header Type Register (Device 0)
Address Offset:
Default:
Access:
Size:
0Eh
00h
Read-Only
8 bits
This register identifies the header layout of the configuration space. No physical register exists at this
location.
Bit
Descriptions
7:0
Header Type.
This read-only field always returns 0 when read and writes have no affect.
3.4.10.
APBASE—Aperture Base Configuration Register
(Device 0: AGP Mode Only)
Address Offset:
Default Value (AGP Mode):
Default Value (GFX Mode):
Access:
Size:
10–3h
00000008h
00000000h
Read/Write, Read-Only
32 bits
The APBASE is a standard PCI Base Address register that is used to set the base of the AGP aperture.
The standard PCI Configuration mechanism defines the base address configuration register such that only
a fixed amount of space can be requested (dependent on which bits are hardwired to “0” or behave as
hardwired to “0”). To allow for flexibility (of the aperture) an additional register called APSIZE is used
as a “back-end” register to control which bits of the APBASE will behave as hardwired to “0”. This
register is programmed by the GMCH specific BIOS code that runs before any of the generic
configuration software is run.
Note:
Bit 1 of the APCONT register is used to prevent accesses to the aperture range before this register is
initialized by the configuration software and the appropriate translation table structure has been
established in the main memory.
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