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參數(shù)資料
| 型號： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 56/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
56
Datasheet
Bit
Description
1
SDRAM RAS# to CAS# Delay (SRCD).
This bit controls the number of SCLKs from a Row Activate
command to a read or write command.
0 = 3 clocks are inserted between a row activate command and either a read or write command.
1 = 2 clocks are inserted between a row activate and either a read or write command.
0
SDRAM RAS# Precharge (SRP).
This bit controls the number of SCLKs for RAS# precharge.
0 = 3 clocks of RAS# precharge are provided.
1 = 2 clocks of RAS# precharge are provided
3.4.18.
DRP2—DRAM Row Population Register 2 (Device 0)
Address Offset:
54h
Default Value:
00h
Access:
Read/Write (Read-Only if D_LCK = 1)
Size:
8 bits
This register extends support to 6 physical rows of DRAM in 3 DIMMs. The width of a row is 64 bits.
This second DRAM Row Population Register (DRP2) defines the population of each side of DIMM 2.
Note that this entire register becomes read-only when the D_LCK bit is set. For D_LCK bit description,
see SMRAM register (Device 0, address offset 70h).
If the system memory interface is configured to run at 133 MHz, the system BIOS must use the DRP
register (offset 52h) along with the DRP2 register (offset 52h) to detect whether the memory
configuration exceeds 2 double-sided DIMMs or 3 single-sided DIMMs. If so, the system BIOS must
down-shift the clock generator to 100 MHz to guarantee electrical integrity and timings.
7
4
3
0
Reserved
DIMM 2 Population
Bit
Description
7:4
Reserved.
3:0
DIMM 2 Population.
This field indicates the population of DIMM 2. Refer to the Supported System
Memory DIMM Configurations table located with the DRP register definition. Note that some of the
larger capacity DIMMs may not be supported in DIMM 2 based on the capacities of DIMM 0 and
DIMM 1. The maximum supported main memory capacity is 512 MB.
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