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參數(shù)資料
| 型號(hào)： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 107/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
Datasheet
107
3.6.8.
BCC2—Base Class Code Register (Device 2)
Address Offset:
Default Value:
Access:
Size:
0Bh
03h
Read-Only
8 bits
This register contains the Base Class Code of the GMCH Function #1.
Bit
Description
7:0
Base Class Code (BASEC)
. This is an 8-bit value that indicates the Base Class Code for GMCH.
03h = Display controller.
3.6.9.
CLS—Cache Line Size Register (Device 2)
Address Offset:
Default Value:
Access:
Size:
0Ch
00h
Read-Only
8 bits
The GMCH does not support this register as a PCI slave.
Bits
Description
7:0
Cache Line Size (CLS).
This field is hardwired to 0s. The GMCH, as a PCI compliant master, does
not use the Memory Write and Invalidate command and, in general, does not perform operations
based on cache line size.
3.6.10.
MLT2—Master Latency Timer Register (Device 2)
Address Offset:
Default Value:
Access:
Size:
0Dh
00h
Read-Only
8 bits
The GMCH does not support the programmability of the master latency timer because it does not
perform bursts.
Bits
Description
7:0
Master Latency Timer Count Value.
Hardwired to 0s.
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