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參數(shù)資料
| 型號： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 72/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
72
Datasheet
Bit
Description
6:4
SRCOMP_HP—RO or R/W.
P-Channel Compensation Value for Horizontal Buffers. This value is
generated by the Rcomp logic to control the drive characteristics of the horizontally oriented P-channel
devices in the SM buffers.
In
Normal operation
, field is read-only and reflects current compensation.
In
Override Mode
(see bit 15), field is written with desired compensation value which is loaded via
software when SM Rcomp operation is disabled.
3
Reserved.
2:0
SRCOMP_HN—RO or R/W.
N-Channel Compensation Value for Horizontal Buffers. This value is
generated by the Rcomp logic to control the drive characteristics of the horizontally oriented N-channel
devices in the SM buffers.
In
Normal operation
, field is read-only and reflects current compensation.
In
Override Mode
(see bit 15), field is written with desired compensation value which is loaded via
software when SM Rcomp operation is disabled.
3.4.27.
SM—System Memory Control Register
Address Offset:
Default Value:
Access:
Size:
9C–9Fh
XXXXXXXXh
Read/Write, Read-Only
32 bits
This register controls the two System Memory Delay Locked Loop (DLL) blocks that offset the transmit
and receive clocks used to interface with the external SDRAM devices. The Transmit DLL provides an
early version of SCLK to provide additional setup margin to the external SDRAM devices. The Receive
DLL provides a late version of SCLK to provide additional setup time on read data driven by the
SDRAM devices back to the GMCH.
By default, the Transmit DLL is enabled (whether the operating frequency is 100 MHz or 133 MHz).
The Receive DLL is always bypassed, regardless of operating frequency. When the RDLL is bypassed,
the RDLL Bias field, instead, controls a buffer delay chain with programmable tap points. This chain has
8 tap points each with approximately 200 ps of incremental delay at the slow corner (total delay range
0 to 1.4 ns) and about 80 ps of incremental delay at the “fast” corner (0 to 0.56 ns total range).
31
16
15
14
0
Reserved
TDLL
Bypass
Reserved
Bit
Description
31:16
Reserved.
15
Transmit DLL Enable (TDLLE)—R/W.
0 = TDLL Enabled (Default)
1 = TDLL Disabled and bypassed
14:0
Reserved.
相關PDF資料 |
PDF描述 |
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