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參數(shù)資料
| 型號(hào)： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁(yè)數(shù)： | 143/172頁(yè) |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
Datasheet
143
4.7.3.
Address Translation
The GMCH contains address decoders that translate the address received by the display cache into an
effective display cache address. The LMA[11:0] bits are as defined below. Entries in the table
(e.g., A21(X)) imply that the GMCH puts out A21 on that MA line but it is not used by the SDRAM.
Table 18. GMCH Local Memory Address Mapping
1Mx16
MA
Row
Column
11(BA)
A10
A10
10
A11
X
9
A21
X
8
A20
X
7
A19
A9
6
A18
A8
5
A17
A7
4
A16
A6
3
A15
A5
2
A14
A4
1
A13
A3
0
A12
A2
BA = Bank address
4.7.4.
Display Cache Interface Timing
The GMCH provides a variety of programmable wait states for DRAM read and write cycles. These
options are programmed in the display cache I/O addresses of the GMCH configuration space. The wrap
type and the burst length is implied since they are not programmable and fixed. Only sequential wrap is
allowed. Burst length is fixed at two.
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