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參數(shù)資料
| 型號： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 117/172頁 |
| 文件大小： | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
Datasheet
117
3.7.3.
DRAMCH—DRAM Control High
Memory Offset Address:
Default value:
Access:
Size:
7
3002h
08h
Read / write
8 bit
5
4
3
2
0
Reserved
DRAM Refresh Rate
Special Mode Select
Bit
Description
7:5
Reserved
4:3
DRAM Refresh Rate (DRR).
DRAM refresh is controlled using this field. Disabling refresh results in the
eventual loss of DRAM data; refresh can be briefly disabled without data loss. The field must be set to
normal refresh as soon as possible once DRAM testing is completed.
00 = Refresh Disabled
01 = Refresh Enabled (default)
10 = Reserved
11 = Reserved
2:0
Special Mode Select (SMS).
These bits select special SDRAM modes used for testing and
initialization. The NOP command must be programmed first before any other command can be issued.
000 =
Normal SDRAM mode (Normal, default).
001 =
NOP Command Enable (NCE).
This state forces cycles to DRAM to generate SDRAM NOP
commands.
010 =
All Banks Precharge Command Enable (ABPCE).
This state forces cycles to DRAM to
generate an all banks precharge command.
011 =
Mode Register Command Enable (MRCE).
This state forces all cycles to DRAM to be converted
into MRS commands. The command is driven on the LMA[11:0] lines. LMA[2:0] correspond to the
burst length, LMA[3] corresponds to the wrap type, and LMA[6:4] correspond to the latency mode.
LMA[11:7] are driven to 00000 by the GMCH,
BIOS must select an appropriate host address for each row of memory such that the right
commands are generated on the LMA[6:0] lines, taking into account the mapping of host
addresses to display cache addresses.
100 =
CBR Cycle Enable (CBRCE).
This state forces cycles to DRAM to generate SDRAM CBR
refresh cycles.
101 = Reserved.
11X = Reserved.
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