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參數(shù)資料
| 型號： | FW82815 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 86/172頁 |
| 文件大?。?/td> | 795K |
| 代理商： | FW82815 |
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82815 GMCH
R
86
Datasheet
Bit
Descriptions
15:10
Reserved.
9
Fast Back-to-Back.
(Not Applicable). Hardwired to 0.
8
SERR Message Enable (SERRE1).
This bit is a global enable bit for Device 1 SERR messaging. The
GMCH does not have an SERR# signal. The GMCH communicates the SERR# condition by sending
an SERR message to the I/O Controller Hub. If this bit is set to a 1, the GMCH is enabled to generate
SERR messages over the hub interface for specific Device 1 error conditions that are individually
enabled in the ERRCMD1 and BCTRL registers. The error status is reported in the PCISTS1 register. If
SERRE1 is reset to 0, the SERR message is not generated by the GMCH for Device 1.
1 = Enable.
0 = Disable.
NOTE:
This bit only controls SERR messaging for the Device 1. Device 0 has its own SERRE bit to
control error reporting for error conditions occurring on Device 0. The two control bits are used
in a logical OR manner to enable the SERR hub interface message mechanism.
7
Address/Data Stepping.
(Not Applicable). Hardwired to 0.
6
Parity Error Enable (PERRE1).
Hardwired to 0.
PERR# is not supported on AGP/PCI1.
5
Reserved.
4
Memory Write and Invalidate Enable—RO.
This bit is implemented as read-only and returns a value
of 0 when read.
3
Special Cycle Enable—RO.
This bit is implemented as read-only and returns a value of 0 when read.
2
Bus Master Enable (BME1)—R/W.
1 = Enable. AGP Master-initiated FRAME# cycles are accepted by the GMCH if they hit a valid
address decode range. This bit has no affect on AGP Master originated SBA or PIPE# cycles.
0 = Disable (default). AGP Master-initiated FRAME# cycles are ignored by the GMCH resulting in a
Master Abort. Ignoring incoming cycles on the secondary side of the P2P bridge effectively
disables the bus master on the primary side.
1
Memory Access Enable (MAE1)—R/W.
1 = Enable. Enables the Memory and Prefetchable memory address ranges defined in the MBASE,
MLIMIT, PMBASE, and PMLIMIT registers, as well as the VGA window.
0 = Disable. All of the memory space for Device 1 is disabled.
0
I/O Access Enable (IOAE1)—R/W.
1 = Enable. Enables the I/O address range defined in the IOBASE and IOLIMIT registers.
0 = Disable. All of I/O space for Device 1 is disabled.
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