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參數(shù)資料
| 型號(hào)： | STD130 |
| 英文描述： | STD130|Data Sheet |
| 中文描述： | STD130 |數(shù)據(jù)資料 |
| 文件頁數(shù)： | 849/878頁 |
| 文件大?。?/td> | 2617K |
| 代理商： | STD130 |
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PLL2073X
20MHz - 300MHz FSPLL
STD130
6-6
Samsung ASIC
Core Layout Guide
The digital power (VDD18A2, VSS18A2) and the analog power (VDD18A1, VSS18A1) must be dedicated to
the PLL and separated from other power on the circuit. If dedicated power supplies are not possible, then the
PLL block should share power supplies with the block consuming the least power.
The poar50_abb pad is used as a FILTER pad that contains only ESD production diodes with 50 Ohm
resistors.
The FOUT and FILTER pins must be placed far from the internal signals in order to avoid overlapping
signal lines.
The blocks having a large digital switching current must be located away from the PLL core.
The PLL core must be shielded by guard ring.
For the FOUT pad, you can use a custom drive buffer or pot8_abb buffer considering the drive current.
Design Considerations
The following design considerations apply:
1.
Jitter is affected by the power noise, substrate noise, etc.
It increases when the noise level increases.
2.
A CMOS-level input reference clock is recommended for signal compatibility with the PLL circuit. Other
levels such as TTL may degrade the tolerances.
3.
The use of two, or more PLLs requires special design considerations. Please consult your application
engineer for more information.
4.
The following apply to the noise level which can be minimized by using good analog power and ground
isolation techniques in the system:
- Use wide PCB traces for POWER (VDD18A2/VSS18A2, VDD18A1/VSS18A1) connections to the PLL
core. Separate the traces from the chip’s VDD18A2/VSS18A2, VDD18A1/VSS18A1 supplies.
- Use proper VDD18A2/VSS18A2, VDD18A1/VSS18A1 de-coupling.
- Use good power and ground sources on the board.
- Use power VBBA for minimize substrate noise.
5.
The PLL core should be placed as close as possible to the dedicated loop filter and analog power and
ground pins.
6.
It is inadvisable to locate noise-generating signals, such as data buses and high-current outputs, near
the PLL I/O cells.
7.
Other related I/O signals should be placed near the PLL I/O but do not have any pre-defined placement
restriction.
8.
To achieve 50% duty cycle on a clock derived from the PLL, pick the PLL output frequency to be 2X the
clock frequency and then digitally divide the PLL output by 2.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| STD131 | STD131|Data Sheet |
| STD150 | STD150|Data Sheet |
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| STD15N06L-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06LT4 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-252 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| STD13003D | 制造商:KODENSHI 制造商全稱:KODENSHI KOREA CORP. 功能描述:NPN Silicon Power Transistor |
| STD13003L | 制造商:AUK 制造商全稱:AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003Q | 制造商:KODENSHI 制造商全稱:KODENSHI KOREA CORP. 功能描述:SWITCHING REGULATOR APPLICATIONS |
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