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參數(shù)資料
| 型號： | STD130 |
| 英文描述： | STD130|Data Sheet |
| 中文描述： | STD130 |數(shù)據(jù)資料 |
| 文件頁數(shù)： | 692/878頁 |
| 文件大小： | 2617K |
| 代理商： | STD130 |
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Samsung ASIC
5-89
STD130
SPARAMBW_HD
High-Density Single-Port Asynchronous Static RAM with Bit-Write
Application Notes
1.
Permitting over-the-cell routing
In chip-level layout, over-the-cell routing in SPARAMBW_HD is permitted for only Metal-5 and Metal-6
layers.
2.
Incoming power bus should be adjusted to guarantee NOT more than 10% voltage drop at typical-case
current levels.
3.
Power stripe should be tapped from both sides of SPARAMBW_HD.
4.
Avoiding short transition on the address bus
In SPARAMBW_HD, rather than the write operation which is synchronously performed by WEN signal,
the read operation is asynchronously performed whenever the address transition is occurred. In this
case, if the short transition on the address, called a skew, is happened, since SPARAMBW_HD
recognizes the short address transition as the stable address transition and do perform a read
operation. At that time, while in the read operation, the data stored in the memory may be corrupted due
to the short transition. To prevent such fail, the stable address cycle time (tcyc) is required. The essential
requirement to recognize valid address transition is that at least minimum address period should be
equal or greater than tacc (access time).
5.
A byte-write or word-write operation with SPARAMBW_HD
Refer to the function table. In byte-write operation, the number of BWEN[] signal bus should be divided
by a byte (8) and eight BWEN signals should be tied to a connection wire. In this case, DI[] bus is
controlled by a byte-wired BWEN signal instead of each BWEN bit. In word-write operation, the
functionality is exactly same as SPARAM_HD. If all of BWEN[] signal is tied to low state, DI[] bus is only
controlled by WEN.
<2-bank architecture >
RAM Core
W
D
X
W
D
RAM Core
Y-Dec &
Sense Amp.
Control Block
Y-Dec &
Sense Amp.
Y-Dec &
Sense Amp.
Control Block
Y-Dec &
Sense Amp.
RAM Core
W
D
X
W
D
RAM Core
I/O Driver
Address &
Clock Buffers
I/O Driver
VDD
VSS
VDD
VSS
VSS
VDD
VDD
VSS
VDD
VSS
VSS
VDD
A
W
O
C
D
D
D
D
B
B
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| STD131 | STD131|Data Sheet |
| STD150 | STD150|Data Sheet |
| STD15N06-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06L-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06LT4 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-252 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| STD13003 | 制造商:AUK 制造商全稱:AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003D | 制造商:KODENSHI 制造商全稱:KODENSHI KOREA CORP. 功能描述:NPN Silicon Power Transistor |
| STD13003L | 制造商:AUK 制造商全稱:AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003Q | 制造商:KODENSHI 制造商全稱:KODENSHI KOREA CORP. 功能描述:SWITCHING REGULATOR APPLICATIONS |
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