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參數(shù)資料
| 型號(hào)： | STD130 |
| 英文描述： | STD130|Data Sheet |
| 中文描述： | STD130 |數(shù)據(jù)資料 |
| 文件頁(yè)數(shù)： | 1/878頁(yè) |
| 文件大?。?/td> | 2617K |
| 代理商： | STD130 |
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STD130
V
MSUNG
S
ELECTRONICS
1
Samsung ASIC
STD130 is one of the Samsung ASIC library,
which consists of standard cell products imple-
mented in a 0.18um technology. STD130 utilizes
six layers of interconnect metal having metal 4, 5
and 6 layer options for products. STD130 is
diverse application specific digital and analog IPs
for system-on-chip(SOC) application. Samsung
provides a full range of products to address the
challenges of producing ultra low power and high
density devices that take advantage of SOC inte-
gration.
STD130 which reduced power dissipation and
system cost by merging the logic and IPs as a
whole and connecting internally from logic to
memory data bus is ideal for high-performance
products such as HDD, Network, and Display.
STD130 supports up to 23 million gates counts of
logic providing 80% of usable gate. Gate delay is
30% faster than that of STD110, 0.25um library.
Logic and compiled memory density are respec-
tively 2.6 times and 3 timer denser than those of
STD110.
STD130 also supports fully user-configurable
compiled memory elements such as high-density
and low-power applications. Each element is pro-
vided as a compiler. For high-capacity memory
solution in SOC design, the repairable
memory containing redundancy scheme is pro-
vided as a compiler.
Variety of IPs are provided in STD130 family
including
- Processor Cores :
ARM7T/ARM9T/940T/920T from ARM,
Teaklite/TEAK from DSPG
- Memories
Compiled SRAM with two different applica-
tion and repairable SRAM with redundancy.
- Analog Cores :
ADC, DAC, PLL, RAMDAC
- IO IPs
Samsung design methodology offers an compre-
hensive timing driven design flow including auto-
mated time budgeting, tight floorplan synthesis
integration, powerful timing analysis and timing
driven layout. Its advanced characterization flow
provides accurate timing data and robust delay
models for a 0.18um very deep-submicron tech-
nology. Static verification methods such as static
timing analysis and formal equivalence checking
provide an effective verification methodology with
a variety of simulators. Samsung DFT methodol-
ogy supports scan design, BIST and JTAG bound-
ary scan. Samsung provides a full set of test-
ready IPs with an efficient core test integration
methodology.
Description
STD130 Standard Cell
0.18um System-On-Chip ASIC
Dec 2000, V2.0
- L
eff
= 0.15um, L
drawn
= 0.18um
- Up to 23 million gates
- Power dissipation :24nW/MHz
- Gate Delay : 48ps @ 1.8V, 1SL
- 1.8/2.5/3.3V drive and 3.3/5V tolerant I/O
- Compilable SRAM for two different application
- 1.8V and 3.3V ADC,DAC and PLLs
- ARM920T/ARM940T, TeakLite/Teak
Features
USB
AGP
PCI
PCI-X
Hot Swap PCI
SSTL2
PECL
HSTL
1.8/2.5/3.3V
3.3/5.0V
Tolerant
1.8/2.5/3.3V
Device
3.3/5.0V
Device
High speed
Devices
Analog cores
USB Bus
AGP Bus
PCI Bus
3.3/5.0V CMOS/
TTL
Analog Interface
STD130
(1.8V)
1.8/2.5/3.3V
Interface
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| STD131 | STD131|Data Sheet |
| STD150 | STD150|Data Sheet |
| STD15N06-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06L-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06LT4 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-252 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| STD13003 | 制造商:AUK 制造商全稱(chēng):AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003D | 制造商:KODENSHI 制造商全稱(chēng):KODENSHI KOREA CORP. 功能描述:NPN Silicon Power Transistor |
| STD13003L | 制造商:AUK 制造商全稱(chēng):AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003Q | 制造商:KODENSHI 制造商全稱(chēng):KODENSHI KOREA CORP. 功能描述:SWITCHING REGULATOR APPLICATIONS |
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