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參數(shù)資料
| 型號： | STD130 |
| 英文描述： | STD130|Data Sheet |
| 中文描述： | STD130 |數(shù)據(jù)資料 |
| 文件頁數(shù)： | 20/878頁 |
| 文件大?。?/td> | 2617K |
| 代理商： | STD130 |
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1.2 Features
Introduction
STD130
1-2
Samsung ASIC
1.2
Features
Robust 1.8V standard cell library including processor, DSP, and analog cores.
- 0.18
μ
m CMOS process technology with optional 6 metal layers.
- High gate count design of up to 23 million gates with up to 80% utilization for
6 layer metal.
- High speed 2 input NAND typical gate delay of 55ps with a fanout of 2 and
0.02pF wire load.
- Characterized to industrial (-40C to 85C) and commercial (0C to 70C)
temperature ranges.
Robust Digital Cores
- Hard macro cells - ARM7TDMI, ARM9TDMI, ARM920T, ARM940T, Teak,
and TeakLite.
- ARM core peripherals - AMBA, DMA controller, SDRAM controller, Interrupt
controller, IIC, WDT, RTC.
- Soft macro cells - USB1.1, IrDA, 16C450 and 16C550 UART, Fast Ether
net MAC, P1394a LINK, IEEE1284, PCI controller,
PCMCIA controller.
Ultra Low Voltage (1.8V) and High Resolution (3.3V) Analog Cores
- Analog core supply voltages (
±
5%) -1.8V, 2.5V, and 3.3V.
- ADC: 8 bit (250KHz, 1.8V and 125MHz, 3.3V), 10 bit (30MHz, 1.8V), and
12 bit (250KHz-10MHz, 3.3V)
- DAC: 10 bit (80MHz, 1.8V), 12 bit (2MHz - 300MHz, 3.3V)
- CODEC: 14 bit Sigma-Delta (8KHz - 11KHz, 2.5V)
- PLL: 1.8V FSPLL (25MHz - 300MHz and 100MHz - 500MHz), SSCG (1.8V,
200MHz)
Fully User Configurable SRAMs and ROMs
- High density or low power memory configurations
- Single port (1RW, 1R), dual port (2RW), and multi port (1R1W - 2R2W)
- Zero hold time in synchronous mode
- Bit-write capability
- 2 bank architecture
- Flexible aspect ratio
- Up to 512K-bit single port SRAM
- Up to 256K-bit dual port SRAM
- Up to 512K-bit diffusion or metal 2 programmable ROM
- Up to 16K-bit multi port register files
- Up to 64K-bit FIFOs
- Up to 32K-bit CAM (Content Addressable Memory)
- Up to 1 megabit reparable SRAM with redundancy
Full Compliment of I/O Cells
- 1.8V/2.5V/3.3V drive and 3.3V/5.0V tolerant I/Os
- 3 levels (high, medium, and no) of slew rate control
- Minimum wire bonded pad pitch
- 70
μ
m single in line I/Os
- 35
μ
m staggered I/Os
- Drive capabilities
- Up to 24mA for drive I/Os
- Up to 6mA for 5V tolerant I/Os
Standard Interface IP
- PCI 2.1 compliant,33/66MHz, 5V tolerant
- USB 1.1 compliant, full speed/low speed, 3.3V
- SSTL2 Class-I and II SDRAM interface, up to 200MHz
- ATA4/UDMA66, 3.3V, 5V tolerant
- AGP 2.0 compliant, 66MHz @ 1X, 133MHz @ 2X, 266MHz @ 4X
- PECL, 200MHz single ended, 500MHz differential point-to-point ATM
interface
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| STD131 | STD131|Data Sheet |
| STD150 | STD150|Data Sheet |
| STD15N06-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06L-1 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-251 |
| STD15N06LT4 | TRANSISTOR | MOSFET | N-CHANNEL | 60V V(BR)DSS | 15A I(D) | TO-252 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| STD13003 | 制造商:AUK 制造商全稱:AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003D | 制造商:KODENSHI 制造商全稱:KODENSHI KOREA CORP. 功能描述:NPN Silicon Power Transistor |
| STD13003L | 制造商:AUK 制造商全稱:AUK corp 功能描述:NPN Silicon Power Transistor |
| STD13003Q | 制造商:KODENSHI 制造商全稱:KODENSHI KOREA CORP. 功能描述:SWITCHING REGULATOR APPLICATIONS |
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