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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁數(shù)： | 87/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
87
14.2 LVDS Receivers and SIPO
The LVDS Receiver (RXLV) converts LVDS signaling levels to CMOS digital bit-serial data. A
total of twenty RXLV blocks are instantiated in the SPECTRA-9953 line receive section. In
single STS-192/STM-64 mode, the LVDS receive block supports a 16-bit 622.08 Mbit/s
differential LVDS line side interface for direct connection to external clock recovery, clock
synthesis, and serializer-deserializer components. In quad STS-48/STM-16 mode, the LVDS
receive block supports four independent 4-bit 622.08 Mbit/s LVDS line side interface for direct
connection to external clock recovery, clock synthesis, and serializer-deserializer components.
Note: In both modes, an external Serial to Parallel Converter (SIPO) must be used. If the SIPO
supports A1/A2 framing, it must be disabled by negating its out of frame (OOF) input port.
This bit-serial data is fed to a serial-in-parallel-out (SIPO) block. The SIPO block divides the
622 MHz receive clock by eight and generates a parallel 8-bit (running at 77.76 MHz) data bus
for each bit-serial data. Thus a total of sixteen internal parallel 8-bit buses running at 77.76
MHz are fed to the SRLI block.
14.3 SONET/SDH Receive Line Interface (SRLI)
The SONET/SDH receive line interface block performs byte and frame alignment on the
incoming STS-192/STM-64 or four STS-48/STM-16 data streams based on the SONET/SDH
A1/A2 framing pattern.
While out of frame, the SRLI monitors the receive data stream for an occurrence of the A1/A2
framing pattern. The SRLI adjusts its byte and frame alignment when three consecutive A1
bytes followed by three consecutive A2 bytes occur in the data stream. The SRLI informs the
RRMP framer block when the framing pattern has been detected to reinitialize to the new
transport frame alignment. While in frame, the SRLI maintains the same byte and frame
alignment until the RRMP declares out of frame or an external synchronization error has been
detected by the clock and data recovery device.
14.4 SONET/SDH Processing Slices
On the SPECTRA-9953 receive side, the SRLI produces sixteen 8-bit buses, each carrying an
STS-12/STM-4 stream that is to be processed by a section/line/path termination slice (RRMP,
RTTP_SECTION, SBER, RHPP, RTTP_PATH, RSVCA). As per SONET/SDH conventions, the
SRLI performs four bytes interleaving on the received serial stream. The processing slices and
order of transmission for the STS-192/STM-64 and quad STS-48/STM-16 streams are shown in
Figure 7. The slices are numbered from 1,1 to 4,4. When processing an STS-192, the sixteen
slices work in a master/slave type of configuration. When a quad STS-48/STM-16 mode is
processed, four independent groups of four slices each constitute the processing power of the
four STS-48/STM-16 streams. The output of each slice is fed to a Drop bus 8B/10B enocoder.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM5323-QC | |
| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PM533DS | 12-Bit Rail-to-Rail DACs in 10-Lead DFN; Package: DFN; No of Pins: 10; Temperature Range: -40°C to +85°C |
| PM533K | Analog IC |
| PM533KS | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM5312 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH Transport Overhead Terminating Transceiver |
| PM5313 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH PAYLOAD EXTRACTOR/ALIGNER FOR 622 MBIT/S |
| PM5313-BI | 制造商:PMC-Sierra 功能描述: |
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