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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁(yè)數(shù)： | 502/544頁(yè) |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
502
Equation 9:
TPLOPTREND
TPAISPTR
TPLOPTR
‘0’
Don’t care
PLOPTR_NOEND
‘0’
PLOPTR_NOEND
‘1’
‘1’
‘0’
The transmit path AIS TPAISINS insertion is defined by Equation 10. ADDPAISEN to
TPAISPTREN “Indirect Register 3H: SARC Path Transmit AIS-P Insert Enable Indirect Data
(48 path)” are register configuration bits that individually enable or disable each defect. The
bits from and including ADDPAISEN to TPAISPTREN exist for each path.
Equation 10:
Alarm =
(TPAIS AND ADDPAISEN
(TPLOPTR
) OR
) OR
AND TPLOPTREN
(TPAISPTR
AND TPAISPTREN
)
17.11 System Add bus “AFP” Synchronization.
Any CHESS chip set TSE/TBS/SPECTRA fabric can be viewed as a collection of “columns”
of devices. A TST switch (see Figure 31) has five columns: one column consisting of the
ingress flow from the load devices (e.g., a SPECTRA-9953 device); one column consisting of
the ingress flow through the TBS devices; a column consisting of the TSE devices; and one
column consisting of the egress flow through the load devices (e.g. a SPECTRA-9953 device).
Note that the devices in columns 0 and 4 (1 and 3) are the same devices and the dual column
references refer to their two separate simplex flows. STS-12 frames are pipelined through this
structure in a regular fashion, under control of a single clock frequency (77.76 MHz). There are
latencies between these columns, and these latencies may vary from path to path. The following
design is used to accommodate these latencies.
A timing pulse for SONET frames (8 kHz, 125 s) is generated and fed to each member of the
CHESS
chip set. Each CHESS chip has a
FrameDelay
register (AFPDLY), which
contains the count of 77.76 MHz clock ticks that device should delay from the timing pulse
before expecting the framing character of the STS-12 frame. The base timing pulse is called
t
.
The delays from
t
based on the settings of the AFPDLY registers in the successive columns of
CHESS
chips are called
t0, … t4
. The first signal, t0, determines the start of an STS-12 frame.
This signal is used to instruct the ingress load devices to start emitting an STS-12 frame (with
its special “J0” control character) at that time. ti is determined by the customer, based on device
and wiring delays to be approximately the earliest time that all “J0” characters will have arrived
in the ingress FIFOs of the ti column of devices. ti is selected to provide assurance that all “J0”
characters have arrived. The i
th
column of devices use the ti signal to synchronize emission of
the STS-12 frames.
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