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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁數(shù)： | 503/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
503
The ingress FIFOs permit a variable latency in AFP arrival of up to 16 clock cycles. That is, the
largest tolerable delay between the slowest and fastest LVDS is 16 bytes. Consequently, the
external system must ensure that the relative delays between all the 16 receive LVDS links be
less than 16 bytes. The minimum value for the internal programmable delay (AFPDLY[13:0]) is
the delay to the last (slowest) J0 character plus 20 bytes. The maximum value is the delay to the
first (fastest) J0 character plus 36 bytes. The actual programmed delay should be based on the
delay of the “slowest” of the 16 links – the link in which J0 arrives last plus a small safety
margin of 1 or 2 words. The magnitude of the clock cycle delay is bounded by two parameters.
First, the programmed delay register AFPDLY is 14 bits. This implies that a clock cycle delay
of 2
14
–1 or 16,383 clock cycles can be programmed. However, the second parameter, the frame
rate (125 s), bounds the delay to nearly one STS-12 frame or 9718 (9719 unique values but 0
is the value for no delay) clock cycles (125 s x 77.76 MHz), after which the next SONET
frame begins.
Figure 31 “AFP” Synchronization Control
Ingress
SPECTRA
Ingress TBS
TSE
Egress TBS
125 s Source
delay
t
1
t
0
t
1
t
2
t
3
t
4
t at
125 s
t at 0 s
Egress
SPECTRA
delay
t
2
delay
t
3
delay
t
4
delay
t
0
17.12 HPT Mode Considerations
When the SHPI is set to bypass mode (does not interpret the incoming H1/H2/H3 ) there are
several performance considerations with respect to the SHPI and PAIS relaying:
1. When the System Diagnostic Loopback (SDLB) is enabled, the PAIS characters are not
relayed to the Drop Bus, but the all-ones pattern is still present in the H1/H2/H3 bytes and
the SPE bytes. In order to reliably detect PAIS on the system side of a downstream
SPECTRA-9953 or other PMC-Sierra framer device, the pointer interpreter blocks (SHPI)
must be enabled.
2. Add bus PAIS characters are not relayed consistently to the transmit line. However, this is
only an issue if the SHPI is disabled, as an enabled pointer processor can detect the all-ones
patterns in the H1/H2 bytes and relay the PAIS reliably.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM5323-QC | |
| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PM533DS | 12-Bit Rail-to-Rail DACs in 10-Lead DFN; Package: DFN; No of Pins: 10; Temperature Range: -40°C to +85°C |
| PM533K | Analog IC |
| PM533KS | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| PM5313 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH PAYLOAD EXTRACTOR/ALIGNER FOR 622 MBIT/S |
| PM5313-BI | 制造商:PMC-Sierra 功能描述: |
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