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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁數(shù)： | 48/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
48
Pin Name
Type
Pin
No.
Function
be used to tri-state RLDCLK1-4 and RLD1-4 outputs.
13.2 Transmit Section/Line DCC Insertion Signals
Pin Name
Type
Pin No.
Function
TSLDCLK1
TSLDCLK2
TSLDCLK3
TSLDCLK4
Tristate
Output
D8
C7
D7
C6
The
transmit section or line data communication channel
clock
(TSLDCLK1-4) signal is used to clock in the transmit
section or line DCC (TSLD1-4).
In STS-192/STM-64 mode, only TSLDCLK1 is active.
TSLDCLK2-4 is undefined.
When section DCC is selected (or TSLD port is not enabled),
TSLDCLK1-4 is a nominal 192 kHz clock 50 % duty cycle.
When line DCC is selected, TSLDCLK1-4 is a nominal
576 kHz clock 50 % duty cycle.
TSLD1-4 is sampled on the rising edge of TSLDCLK1-4 and
TOHFP1-4 is used to identify the MSB of the D1 or the D4
byte on TSLD1-4.
The TRMP register contains the TSLD_SEL register bit used
to select the section or line DCC and the TSLD_TS register bit
that can be used to tri-state the TSLDCLK1-4 output.
TSLD1
TSLD2
TSLD3
TSLD4
Input
B7
A6
B6
A5
The
transmit section or line data communication channel
(TSLD) signal contains the section DCC (D1-D3) or the line
DCC (D4-D12) to be transmitted.
In STS-192/STM-64 mode, only TSLD1 is active. TSLD2-4 is
undefined.
TSLD is sampled on the rising edge of TSLDCLK and
TOHFP1 is used to identify the MSB of the D1 or the D4 byte
on TSLD. The TTOH and TTOHEN inputs take precedence
over TSLD.
The TRMP register contains the TSLD_SEL register bit used
to select the section or line DCC.
TLDCLK1
TLDCLK2
TLDCLK3
TLDCLK4
Tristate
Output
C11
A10
D9
C8
The
transmit line data communication channel clock
(TLDCLK1-4) signal is used to clock in the transmit line DCC
(TLD1-4).
In STS-192/STM-64 mode, only TLDCLK1 is active.TLDCLK2-
4 is undefined.
TLDCLK1-4 is a nominal 576 kHz clock 50 % duty cycle.
TLD1-4 is sampled on the rising edge of TLDCLK1-4 and
TOHFP1-4 is used to identify the MSB of the D4 byte on
TLD1-4.
The TRMP register contains the TLD_TS register bit that can
be used to tri-state the TLDCLK1-4 output.
TLD1
Input
D12
The
transmit line data communication channel
(TLD1-4)
相關(guān)PDF資料 |
PDF描述 |
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| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
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| PM533KS | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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