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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁(yè)數(shù)： | 528/544頁(yè) |
| 文件大小： | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
528
2. Output propagation delays are measured with a 100 pF load on the Microprocessor Interface data
bus, (D[15:0]).
3. A valid read cycle is defined as a logical OR of the CSB and the RDB signals.
4. In non-multiplexed address/data bus architectures, ALE should be held high so parameters tSALR,
tHALR, tVL, tSLR, and tHLR are not applicable.
5. Parameter tHAR is not applicable if address latching is used.
6. When a set-up time is specified between an input and a clock, the set-up time is the time in
nanoseconds from the 1.4 Volt point of the input to the 1.4 Volt point of the clock.
7. When a hold time is specified between an input and a clock, the hold time is the time in nanoseconds
from the 1.4 Volt point of the input to the 1.4 Volt point of the clock.
Table 28 Microprocessor Interface Write Access
Symbol
Parameter
Min
Max
Units
tS
AW
Address to Valid Write Set-up Time
10
ns
tS
DW
Data to Valid Write Set-up Time
20
ns
tS
ALW
Address to Latch Set-up Time
10
ns
tH
ALW
Address to Latch Hold Time
10
ns
tV
L
Valid Latch Pulse Width
5
ns
tS
LW
Latch to Write Set-up
0
ns
tH
LW
Latch to Write Hold
5
ns
tH
DW
Data to Valid Write Hold Time
5
ns
tH
AW
Address to Valid Write Hold Time
5
ns
tV
WR
Valid Write Pulse Width
40
ns
tZ
INTH
Valid Write Negated to INTB High (WCIMODE = 1)
50
ns
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