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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁數(shù)： | 86/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
86
14
Functional Description
14.1 Line LVDS Overview
The family of LVDS cells use 622 Mbit/s LVDS links. Four 622 Mbit/s LVDS form a set of
high-speed serial data links for passing an STS-48 aggregate data stream. Sixteen 622 Mbit/s
LVDS form a set for passing an STS-192 aggregate data stream.
The LVDS interface implemented on the SPECTRA-9953 follows the IEEE 1596.3-1996
specification with some minor differences. Figure 6 shows a generic LVDS link. The changes,
described in detail below, are implemented to customize and optimize the LVDS interface for
the system. Even with these differences the LVDS interface should function with the physical
layer of other LVDS interfaces. The differences include:
Faster rise/fall times (200 – 400) ps versus (300 - 500) ps. Faster edge rates are commonly
used with higher speed LVDS interfaces in the industry to ease the interfacing. The IEEE
1596.3-1996 edge rates are optimized for data rates of 400 Mbps and below.
Hysteresis is not implemented on the receive LVDS interface. Hysteresis is used in many
implementations to negate the effect of noise that may exist on any of the unused LVDS
links. Hysteresis was not implemented in the SPECTRA-9953 device to minimize circuit
complexity, power and cost.
The LVDS transmitter contains an on-chip 100-ohm termination. Most implementations
have single 100-ohm termination on the receiver. By implementing a double termination
(on both the LVDS receiver and transmitter), a higher signal integrity and matching is
ensured.
Figure 6 Generic LVDS Link Block Diagram
A simple SERDES transceiver functionality is provided on the line side. Serial line rate LVDS
data is sampled and de-serialized to 8-bit parallel data. Parallel output transfers are
synchronized to a line rate divided-by-eight clock.
The LVDS system is comprised of the LVDS Receiver (RXLV), LVDS Transmitter (TXLV),
SIPO, and PISO blocks.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM5323-QC | |
| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PM533DS | 12-Bit Rail-to-Rail DACs in 10-Lead DFN; Package: DFN; No of Pins: 10; Temperature Range: -40°C to +85°C |
| PM533K | Analog IC |
| PM533KS | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM5312 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH Transport Overhead Terminating Transceiver |
| PM5313 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH PAYLOAD EXTRACTOR/ALIGNER FOR 622 MBIT/S |
| PM5313-BI | 制造商:PMC-Sierra 功能描述: |
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