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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁(yè)數(shù)： | 360/544頁(yè) |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
360
E1REGEN
The E1 register enable (E1REGEN) bit controls the insertion of section order wire in the
data stream. When E1REGEN is set to logic 1, the section order wire from the TRMP
Transmit E1 and F1 register is inserted in the E1 byte of STS-1/STM-0 #1 according to the
priority of Table 10. When E1REGEN is set to logic 0, the section order wire from the
TRMP Transmit E1 and F1 register is not inserted.
F1REGEN
The F1 register enable (F1REGEN) bit controls the insertion of section user channel in the
data stream. When F1REGEN is set to logic 1, the section user channel from the TRMP
Transmit E1 and F1 register is inserted in the F1 byte of STS-1/STM-0 #1 according to the
priority of Table 10. When F1REGEN is set to logic 0, the section user channel from the
TRMP Transmit E1 and F1 register is not inserted.
D1D3REGEN
The D1 to D3 register enable (D1D3REGEN) bit controls the insertion of section data
communication channel in the data stream. When D1D3REGEN is set to logic 1, the
section DCC from the TRMP Transmit D1D3 and D4D12 register is inserted in the D1 to
D3 bytes of STS-1/STM-0 #1 according to the priority of Table 10. When D1D3REGEN is
set to logic 0, the section DCC from the TRMP Transmit D1D3 and D4D12 register is not
inserted.
K1K2REGEN
The K1K2 register enable (K1K2REGEN) bit controls the insertion of automatic protection
switching in the data stream. When K1K2REGEN is set to logic 1, the APS bytes from the
TRMP Transmit K1 and K2 register are inserted in the K1, K2 bytes of STS-1/STM-0 #1
according to the priority of Table 10. When K1K2REGEN is set to logic 0, the APS bytes
from the TRMP Transmit K1 and K2 register are not inserted.
D4D12REGEN
The D4 to D12 register enable (D4D12REGEN) bit controls the insertion of line data
communication channel in the data stream. When D4D12REGEN is set to logic 1, the line
DCC from the TRMP Transmit D1D3 and D4D12 register is inserted in the D4 to D12 bytes
of STS-1/STM-0 #1 according to the priority of Table 10. When D4D12REGEN is set to
logic 0, the line DCC from the TRMP Transmit D1D3 and D4D12 register is not inserted.
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