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參數(shù)資料
| 型號： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機/ SONET的收發(fā)器 |
| 文件頁數(shù)： | 54/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
54
13.7 Drop/Add Serial TelecomBus Interface Signals
Pin Name
Type
Pin
No.
Function
SYSCLK
Input
K30
The
system
clock
signal (
SYSCLK
) is the master clock for
the SPECTRA-9953 system interface. It provides the
reference clock for the SPECTRA-9953 serial TelecomBus
interface. SYSCLK must be a 77.76 MHz clock, with a nominal
50% duty cycle.
Frequency offset between the transmit line side clock and the
SYSCLK bus clock are accommodated by pointer justification
events on the transmit line side.
Frequency offset between the receive line side clock and the
SYSCLK bus clock are accommodated by pointer justification
events on the drop system side.
AFP, DFP, TPAISFP and TPAIS[4:1] are sampled on the rising
edge of SYSCLK.
DFPO is updated on the rising edge of the SYSCLK.
DFP
Input
J31
The
drop frame pulse
Input (DFP) provides system timing of
the Drop serial TelecomBus interface.
DFP is optionally set high once every 9720 SYSCLK cycles, or
multiple thereof, to force re-alignement of the differential
DROP serial Telecombus (DD[N]_p/n[3:0]). DFPO is used to
indicate a rough estimate of the J0 character being transmitted
on the serial Drop bus. A software configurable delay
(DFPDLY_REG) is used to delay internally the DFP pulse.
DFP does not have to be present every frame. The Spectra-
9953 keeps the same framing position if DFP is not asserted.
DFP is sampled on the rising edge of SYSCLK.
The
drop frame pulse
Output (DFPO) provides system timing
of the Drop serial TelecomBus interface. It gives a rough
estimate of when the drop J0 characters have been
transmitted on the serial TelecomBus. DFPO is asserted once
(or twice) every 9720 sysclk cycles.
DFPO is updated on the rising edge of SYSCLK.
DFPO
2
Output
L28
AFP
Input
H32
The
add data frame pulse
signal (AFP) provides system
timing of the Add serial TelecomBus interface. AFP is set high
once every 9720 SYSCLK cycles, or multiple thereof, to
indicate that the J0 frame boundary 8B/10B character has
been delivered on the differential LVDS bus (AD[N]_p/n[3:0]).
A software configurable delay (AFPDLY_REG) from AFP is
used to indicate that the J0 frame boundary 8B/10B character
has been delivered on all the add serial data links. Refer to
operation section for a detailed description of the system side
2
DFPO can be asserted twice if the delay between the links J0 characters is bigger than two
SYSCLK cycles.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM5323-QC | |
| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PM533DS | 12-Bit Rail-to-Rail DACs in 10-Lead DFN; Package: DFN; No of Pins: 10; Temperature Range: -40°C to +85°C |
| PM533K | Analog IC |
| PM533KS | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM5312 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH Transport Overhead Terminating Transceiver |
| PM5313 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH PAYLOAD EXTRACTOR/ALIGNER FOR 622 MBIT/S |
| PM5313-BI | 制造商:PMC-Sierra 功能描述: |
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