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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁數(shù)： | 393/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
393
STS3C[2]
The STS-3c (VC-4) payload configuration (STS3C[2]) bit selects the payload configuration.
When STS3C[2] is set to logic 1, the STS-1/STM-0 paths #2, #6 and #10 are part of an
STS-3c (VC-4) payload. When STS3C[2] is set to logic 0, the paths are STS-1 (VC-3)
payloads. The STS12C register bit has precedence over the STS3C[2] register bit.
STS3C[3]
The STS-3c (VC-4) payload configuration (STS3C[3]) bit selects the payload configuration.
When STS3C[3] is set to logic 1, the STS-1/STM-0 paths #3, #7 and #11 are part of an
STS-3c (VC-4) payload. When STS3C[3] is set to logic 0, the paths are STS-1 (VC-3)
payloads. The STS12C register bit has precedence over the STS3C[3] register bit.
STS3C[4]
The STS-3c (VC-4) payload configuration (STS3C[4]) bit selects the payload configuration.
When STS3C[4] is set to logic 1, the STS-1/STM-0 paths #4, #8 and #12 are part of an
STS-3c (VC-4) payload. When STS3C[4] is set to logic 0, the paths are STS-1 (VC-3)
payloads. The STS12C register bit has precedence over the STS3C[4] register bit.
STS12C
The STS-12c (VC-4-4c) payload configuration (STS12C) bit selects the payload
configuration. When STS12C is set to logic 1, the STS-1/STM-0 paths #1 to #12 are part of
an STS-12c (VC-4-4c) payload. When STS12C is set to logic 0, the STS-1/STM-0 paths
are defined with the STS3C[1:4] register bit. The STS12C register bit is OR’ed with the
STS12C SPECTRA-9953 transmit configuration register 2 (0005H) corresponding register
bit. The STS12C register bit has precedence over the STS3C[1:4] register bit.
STS12CSL
The STS-12c/VC-4-4c slave concatenation
(STS12CSL) signal enables the slave processing
of an STS-12c/VC-4-4c payload. When STS12CSL is logic one, the SVCA process a slave
STS-12c/VC-4-4c payload. When STS12CSL is logic zero, the SVCA process a master
STS-12c/VC-4-4c payload. One master SVCA and three slaves SVCA can be used to
process an STS-48c/VC-4-16c payload. One master SVCA and fifteen slaves SVCA can be
used to process an STS-192c/VC-4-64c payload. The STS12CSL register bit is OR’ed with
the device STS12CSL SPECTRA-9953 transmit configuration register 3 (0006H)
corresponding register bit. The STS12CSL register bit has precedence over the STS3C[1:4]
register bit.
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