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參數(shù)資料
| 型號(hào)： | PM5311 |
| 英文描述： | ATM/SONET Transceiver |
| 中文描述： | ATM機(jī)/ SONET的收發(fā)器 |
| 文件頁(yè)數(shù)： | 46/544頁(yè) |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5311 |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
46
13
Receive and Transmit Reference
Pin Name
Type
Pin
No.
Function
PGMRCLK
Output
AP3
The
programmable receive clock
(PGMRCLK) signal
provides timing reference for the receive line interface.
In single STS-192 mode, PGMRCLK is a divided version of
RXCLK2_p/n clock. Using SRLI_192 PGMRCLKSEL[1:0]
register bits, PGMRCLK is a nominal 19.44 MHz, 50% duty
cycle clock or a nominal 8 KHz, 50% duty cycle clock or a
nominal 77.76MHz, 50% duty cycle.
In quad STS-48 mode, PGMRCLK is a divided version of
one of the RXCLK1-4_p/n clocks. The SRLI_192
PGMRCLKSRC[1:0] register is used to select which of the
four clocks is muxed onto PRGMRCLK. Using
PGMRCLKSEL register bits, PGMRCLK is a nominal 19.44
MHz, 50% duty cycle clock or a nominal 8 KHz, 50% duty
cycle clock or a nominal 77.76MHz, 50% duty cycle.
PGMRCLK output can be disabled and held low by
programming the SRLI_192 PGMRCLKSEL[1:0] to 00.
PGMTCLK
Output
A4
The
programmable transmit clock
(PGMTCLK) signal
provides timing reference for the transmit line interface.
In single STS-192 mode, PGMTCLK is a divided version of
TXCLK2_p/n clock. Using STLI_192 PGMTCLKSEL[1:0]
register bits, PGMTCLK is a nominal 19.44 MHz, 50% duty
cycle clock or a nominal 8 KHz, 50% duty cycle clock or a
nominal 77.76MHz, 50% duty cycle.
In quad STS-48 mode, PGMTCLK is a divided version of one
of the TXCLK1-4_p/n clocks. The STLI_192
PGMTCLKSRC[1:0] register is used to select which of the
four clocks is muxed onto PGMTCLK. Using PGMTCLKSEL
register bits, PGMTCLK is a nominal 19.44 MHz, 50% duty
cycle clock or a nominal 8 KHz, 50% duty cycle clock or a
nominal 77.76MHz, 50% duty cycle.
PGMTCLK output can be disabled and held low by
programming the STLI_192 PGMTCLKSEL[1:0] to 00.
13.1 Receive Section/Line DCC Extraction Signals
Pin Name
Type
Pin
No.
Function
RSLDCLK1
RSLDCLK2
RSLDCLK3
RSLDCLK4
Tristate
Output
AL7
AM6
AN5
AP4
The
receive section or line data communication channel
clock
(RSLDCLK1-4) signal is used to update the receive
section or line DCC (RSLD1-4).
In STS-192/STM-64 mode, only RSLDCLK1 is active.
RSLDCLK2-4 is undefined.
When section DCC is selected, RSLDCLK1-4 is a nominal
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