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M68HC11
REFERENCE MANUAL
TABLE OF CONTENTS
MOTOROLA
vii
7.3.6.2 PD1 (TxD) Pin Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-27
7.3.6.3 PD2 (MISO) Pin Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-29
7.3.6.4 PD3 (MOSI) Pin Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-31
7.3.6.5 PD4 (SCK) Pin Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-33
7.3.6.6 PD5 (SS) Pin Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-35
7.3.6.7 Idealized Port D Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-37
7.3.7 Port E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-39
7.3.7.1 Port E Pin Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-39
7.3.7.2 Idealized Port E Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40
7.4 Handshake I/O Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-41
7.4.1 Simple Strobe Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-42
7.4.1.1 Port B Strobe Output.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-42
7.4.1.2 Port C Simple Latching Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43
7.4.2 Full-input Handshake Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43
7.4.3 Full-Output Handshake Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-44
7.4.3.1 Normal Output Handshake. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-45
7.4.3.2 Three-State Variation of Output Handshake . . . . . . . . . . . . . . . . . . . . . . . . . . 7-45
7.4.4 Parallel I/O Control Register (PIOC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-46
7.4.5 Non-Handshake Uses of STRA and STRB Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-48
Section 8
SYNCHRONOUS SERIAL PERIPHERAL INTERFACE
8.1 SPI Transfer Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1.1 SPI Clock Phase and Polarity Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1.2 CPHA Equals Zero Transfer Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.1.3 CPHA Equals One Transfer Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2 SPI Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.3 SPI Pin Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.4 SPI Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.4.1 Port D Data Direction Control Register (DDRD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.4.2 SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.4.3 SPI Status Register (SPSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.5 SPI System Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.5.1 SPI Mode-Fault Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.5.2 SPI Write-Collision Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.6 Beginning and Ending SPI Transfers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.6.1 Transfer Beginning Period (Initiation Delay). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11
8.6.2 Transfer Ending Period. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12
8.7 Transfers to Peripherals with Odd Word Lengths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14
8.7.1 Example 8–1: On-Chip SPI Driving an MC144110 D/A . . . . . . . . . . . . . . . . . . . . . . 8-16
8.7.2 Example 8–2: Software SPI Driving an MC144110 D/A. . . . . . . . . . . . . . . . . . . . . . 8-16
Section 9
ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE
9.1 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1.1 Transmitter Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1.2 Receiver Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.2 SCI Registers and Control Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.2.1 Port D Related Registers and Control Bits (PORTD, DDRD, SPCR). . . . . . . . . . . . . 9-6
9.2.2 Baud-Rate Control Register (BAUD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.2.3 SCI Control Register 1 (SCCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.2.4 SCI Control Register 2 (SCCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10