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參數(shù)資料
| 型號： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 178/512頁 |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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MOTOROLA
7-18
PARALLEL INPUT/OUTPUT
M68HC11
REFERENCE MANUAL
identical at port C regardless of the address written to. The second type cycle is a read
from an external address. The last two cycle types are reads of internal addresses —
that is, reads of a memory location or register inside the MC68HC11A8. For debug-
ging, the data read from the internal location is driven out of port C to be monitored
with a logic analyzer. For normal use of the MCU, the data from the internal reads is
not driven out of port C because it could conflict with some external device. There is
an internal read visibility (IRV) control bit in the MC68HC11A8 determining whether or
not internal read data will be driven out of port C. The IRV bit and the expansion bus
are described in greater detail in
2.6 Typical Expanded-Mode-System Connec-
tions
.
Logic in the MC68HC11A8 generates the signals PTCTSC, ADDREN, WDATEN, and
RDATEN to control the activity of port C, depending on the type bus cycle to be per-
formed. The operation of these signals is explained in
7.3.4.1 Port C Pin Logic for
Expanded Modes
.
Figure 7-12
summarizes the idealized timing of these signals for
the four types of bus cycles.
7.3.4.3 Port C Single-Chip Mode Pin Logic
Refer to
Figure 7-13
for the following discussion. During a write to DDRC, data is
clocked into HFF [1] by the write DDRC (WDDRC) signal. During a read of DDRC,
transmission gate [2] is enabled by the read DDRC (RDDRC) signal, which couples
the output of the DDRC HFF onto the internal data bus. During reset, HFF [1] is forced
to zero, which configures port C pins as high-impedance inputs. The state of DDRC at
the output of HFF [1] controls port C output buffer [3] via NOR gate [4]. The state of
DDRC also influences the source of data for reads of the PORTC register via NAND
gate [6].
The CWOM control bit allows the user to disable the P-channel driver of output buffer
[3]. CWOM simultaneously affects all eight bits of port C. Since the N-channel driver
is not affected by CWOM, CWOM equal one causes port C to become an open-drain-
type output port. When a port C bit is logic zero, it is actively driven low by the N-chan-
nel driver. When a port C bit is logic one, it becomes high impedance since neither the
N- nor P-channel devices are active. It is customary to have an external pull-up resistor
on lines that are driven by open-drain devices. Port C can only be configured for wired-
OR operation when the MCU is in a single-chip mode of operation.
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