參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 185/512頁(yè)
文件大?。?/td> 4071K
代理商： MC68HC11A8
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M68HC11
REFERENCE MANUAL
PARALLEL INPUT/OUTPUT
MOTOROLA
7-25
high at that PH2 rising edge and stay high until PH2 goes low. If the setup time is not
met, the pulse will appear at the next PH2, causing a delay from when an edge is pre-
sented at the STRA pin until it is recognized by the logic of block [8]. The delay could
be from a few nanoseconds to a full E-clock cycle, depending on where the edge oc-
curs relative to the clocks. The rising edge of the internal PH2 clock corresponds to
the center of the E-clock low time. A significant number of internal logic-gate delays
exists between the STRA pin and the block of logic [8].
The synchronized pulse from block [8] is used for several functions in the handshake
I/O subsystem. STAF is set by this pulse. The arming mechanism for automatically
clearing STAF is cleared by this pulse. This pulse can terminate the STRB output in
some handshake modes. These functions and their timing are discussed in greater de-
tail in
7.4 Handshake I/O Subsystem
.
7.3.5.2 Special Considerations for STRA on MC68HC24 PRU
Because the external PRU does not have access to the internal PH2 clock of the
MC68HC11A8, slight differences exist in the timing of port B, port C, STRA, and STRB
activities. The differences for strobe A are associated with the block of logic [8] in
Fig-
ure 7-15
. Although
Figure 7-15
depicts the MC68HC11A8, there is a similar block of
logic in the MC68HC24. In the MC68HC24, AS and E are used to synchronize the
strobe A pulse to the E clock. Any strobe A edge meeting a setup time to the falling
edge of AS results in a synchronized pulse that is high for the next E-clock high time.
This pulse is used for the same purposes as the PH2 synchronized pulse in the
MC68HC11A8.
7.3.6 Port D
Port D is a six-bit bidirectional data port. Two port D pins alternately serve as the re-
ceive and transmit data pins for the on-chip asynchronous SCI system. The other four
port D pins alternately serve the on-chip synchronous SPI system. Although the pin
logic for all six port D pins is essentially identical, each pin is described separately to
note subtle differences. The following paragraphs explain the detailed logic associated
with port D pins and the idealized timing of important port D control signals.
7.3.6.1 PD0 (RxD) Pin Logic
Refer to
Figure 7-16
for the following discussion. The data direction specification for
this pin is held in HFF [1]. During a write to the DDRD register, the WDDRD signal is
asserted, which causes data to be transferred into HFF [1] from the internal data bus.
A read of DDRD causes the RDDRD signal to be asserted, which enables transmis-
sion gate [2] to couple the output of HFF [1] onto the internal data bus. During reset,
HFF [1] is cleared to zero, configuring this pin as a high-impedance input.
The state of DDRD controls the pin output buffer via AND gate [3], and DDRD affects
the source of data for port D reads via transmission gates [4] and [5]. When the DDRD
bit from HFF [1] is zero, AND gate [3] outputs a zero, which disables output driver [9].
When the DDRD bit from HFF [1] is zero, transmission gate [5] is enabled. In this case,
reads of port D enable transmission gate [6], coupling the buffered pin state from in-
verters [7] to the internal data bus. When the DDRD bit from HFF [1] is one, transmis-
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