參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 69/512頁(yè)
文件大?。?/td> 4071K
代理商： MC68HC11A8
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M68HC11
REFERENCE MANUAL
CONFIGURATION AND MODES OF OPERATION
MOTOROLA
3-9
3.3.3 Protected Control Bits in the OPTION Register
The following register and paragraphs discuss the time-protected control bits on the
option (OPTION) control register. Bit 2 of this register is not implemented and always
reads zero. ADPU, CSEL, and CME are not time-protected bits.
IRQE — Configure IRQ for Edge-Sensitive-Only Operation
The default configuration is IRQE equals zero or level-sensitive IRQs.
1 = IRQ is configured for edge-sensitive-only operation. Falling edges at the IRQ
pin are latched until the IRQ is honored.
0 = IRQ is configured for level-sensitive operation. IRQ interrupts are requested by
a low level on the IRQ pin. The low level must remain until the interrupt service
routine does something to acknowledge the source of the interrupt. Level-sen-
sitive operation allows more than one source to be connected to the IRQ pin in
a wired-OR configuration.
DLY — Enable Oscillator Start-Up Delay
1 = A delay of approximately 4,000 E-clock cycles is imposed as the MCU is started
up from the STOP power-saving mode. This delay is intended to allow the crys-
tal oscillator to stabilize. The actual time required for a crystal oscillator to sta-
bilize depends on external components and physical layout. As far as the MCU
is concerned, it is not necessary for the oscillator to be stable at its operating
frequency because the MC68HC11A8 is a fully static processor that can oper-
ate at frequencies down to dc. This delay is provided for the convenience of
those applications requiring proper timing measurements soon after restart,
thus requiring a stable oscillator.
0 = The relatively long oscillator startup delay coming out of STOP is bypassed,
and the MCU resumes processing within about four bus cycles.
CR[1:0] — COP Timer Rate Select Bits
The MCU internal E clock is first divided by 2
15
before it enters the COP watchdog sys-
tem. The CR1 and CR0 control bits control a further scaling factor for the watchdog
timer as shown in
Table 3-2
. The columns at the right of the table show the resulting
watchdog time-out periods for three typical oscillator frequencies. After reset, the time-
out period is configured for the shortest time-out period by default. In normal operating
modes, these bits can only be written once, and that write must be within 64 bus cycles
PR1
0
0
1
1
PR0
0
1
0
1
Prescale Factor
1
4
8
16
OPTION —
System Configuration Options
$1039
BIT 7
ADPU
0
6
5
4
3
2
0
0
1
BIT 0
CR0
0
CSEL
0
IRQE
0
DLY
1
CME
0
CR1
0
RESET:
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PDF描述
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