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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類(lèi)： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁(yè)數(shù)： | 139/512頁(yè) |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
RESETS AND INTERRUPTS
MOTOROLA
5-27
5.7.1 Inhibiting Individual Sources
All on-chip interrupt sources have software-accessible control bits to enable the inter-
rupt sources on an individual basis. Each source has a flag bit, which indicates service
is required, and an interrupt enable bit, which enables the flag to generate hardware
interrupt requests. The programmer decides which sources will be used to generate
interrupts and which will be handled by software polling rather than by interrupts. The
global interrupt mask (I bit in CCR) can be used to inhibit all maskable interrupts.
5.7.2 Clearing Interrupt Status Flag Bits
The method for clearing the interrupt status flags varies from one system to another.
Detailed explanations of the clearing requirements for each flag are provided in the
sections for each on-chip peripheral system.
Timer system interrupt flags are cleared by writing a logic one to the flag bit positions
to be cleared. This action is explicit and is intended to prevent these flags from being
cleared unintentionally. The most straightforward way to accomplish clearing is to load
an accumulator with an immediate value (with ones in the bit positions corresponding
to a flag bit(s) to be cleared) and then write this value to the status register. Other in-
struction sequences can be used to clear these timer flag bits, including bit manipula-
tion instructions. Several instruction sequences for clearing timer flags are discussed
in detail in
10.2.4 Tips for Clearing Timer Flags
.
5.7.3 Automatic Clearing Mechanisms on Some Flags
For some of the interrupt sources, such as the parallel I/O interrupt and the SCI inter-
rupts, the flags are automatically cleared during the normal course of responding to
the interrupt requests. For example, the RDRF flag in the SCI system is cleared by the
automatic clearing mechanism consisting of a read of the SCI status register while
RDRF is set, followed by a read of the SCI data register. The normal response to an
RDRF interrupt request would be to read the SCI status register to check for receive
errors, then read the received data from the SCI data register. These two steps satisfy
the automatic clearing mechanism without requiring any special instructions.
In unusual cases, a programmer must take special care not to unintentionally trigger
the automatic clearing mechanisms. The following guidelines help to avoid such prob-
lems. Reads of registers containing status flags should be minimized. Ideally, the sta-
tus register should be read only during the course of servicing the interrupt, and the
status flag should be read only once for each time the interrupt is requested. If more
than one part of the service routine uses different bits in the status register, the register
should be read only once, and a copy should be kept in RAM or in a CPU register for
further use. The cycle-by-cycle operation of instructions that access status registers
may also present another problem. Some instructions are read-modify-write instruc-
tions even though the read information is not actually needed for the instruction. For
example, the clear (CLR) instruction performs a read of the operand address even
though the value read is irrelevant. A situation could arise where the SCI data register
is cleared to transmit a $00 value via the SCI transmitter. Though it is not obvious, this
action can satisfy the second step of the automatic clearing mechanism for the RDRF
flag because clearing of the SCI transmit data register involves a read of the SCI data
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