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參數(shù)資料
| 型號： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 55/512頁 |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
PINS AND CONNECTIONS
MOTOROLA
2-33
2.6 Typical Expanded-Mode-System Connections
The schematic shown in
Figure 2-23
is for a fairly straightforward expanded-mode
system, which can be operated in normal expanded mode or special test mode. This
circuitry can be used as the basis for any expanded-mode application. In most cases,
the circuitry for the power supply, oscillator, and mode selects can be used exactly as
shown in this system. If additional memory or peripheral functions are added to the ad-
dress and data buses, the loading should be reviewed to determine whether or not ad-
ditional buffering is required. Loading is generally limited by load capacitance before
the dc drive capabilities of the MCU drivers are reached. At bus frequencies lower than
2 MHz, more capacitance can be driven before buffers are required. In applications
where heavy bus loading occurs, it is necessary to increase power-supply bypass ca-
pacitors to provide for these higher bus switching demands on V
DD
.
The address decoding used in this example system is unusual in that the external
EPROM is decoded to appear in either of two memory areas. Some commonly used
terms to describe this type of decoding are partial decode, redundant mapping, and
mirroring. In this system, the external EPROM appears at $E000–$FFFF and at
$A000–$BFFF so that the reset vector can be fetched out of this EPROM whether the
MCU is operating in normal expanded mode or special test mode. This mapping also
allows the MCU to come out of reset in special test mode, check the contents of the
EEPROM-based CONFIG register (change CONFIG if necessary), and then change
the operating mode to normal expanded mode. There are several potential advantag-
es to starting a system this way (see
3.5.3 Special Test Mode
).
The 74HC138 decoder provides address-qualified read enable and write enable sig-
nals for two 8-Kbyte by 8 static RAMs. The other four outputs of this 74HC138 provide
additional chip selects for additional RAM or peripheral devices. Since the R/W signal
drives one of the address selects of the 74HC138, there are four active-low read en-
able outputs and four active-low write enable outputs. The timing for these outputs is
controlled by the E clock and the propagation delay through the 74HC138 decoder.
Address and R/W are stable long before the rising edge of the E clock.
The decoding for the EPROM was done with two sections of a quad NAND gate. Ad-
dress valid time controls the chip select access time of the EPROM. This chip select
decode provides for a longer access time than the chip select arrangement on the
RAMs because EPROMs are typically slower than static RAMS. The E clock controls
the output enable of the EPROM, which typically has a much shorter setup time re-
quirement than the chip-select input to the EPROM. Since address line 14 (ADDR14)
is not included in the decode for the EPROM, the EPROM will appear twice in the
memory map: at $A000–$BFFF where ADDR14 is low and at $E000–$FFFF where
ADDR14 is high.
A few potential address conflicts can occur in this system. The on-chip ROM and/or
on-chip EEPROM can conflict with the external EPROM. For the purposes of this ex-
ample, it is assumed that the internal ROM will not be used and will be disabled by the
ROMON control bit in the CONFIG register. The potential for conflict with the EE-
PROM poses no concern in normal expanded mode because the external MCU data
bus is high impedance and ignored during reads of the internal EEPROM. In special
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