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參數(shù)資料
| 型號： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 233/512頁 |
| 文件大小： | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE
MOTOROLA
9-3
into the transmit buffer when software writes to the SCI data register (SCDR). When-
ever data is transferred into the shifter from the transmit buffer, a zero is loaded into
the least significant bit (LSB) of the shifter to act as a start bit, and a logic one is loaded
into the last bit position to act as a stop bit. In the case of a preamble, the shifter is
jammed to all ones, including the bit position usually holding the logic zero start bit. A
preamble is jammed each time the transmit enable bit is written from zero to one. In
the case of a send break command, the shifter is jammed to all zeros, including the
last bit position usually holding the logic one stop bit.
The T8 bit in SCI control register 1 (SCCR1) acts like an extra high-order bit (ninth bit)
of the transmit buffer register. This ninth bit is only used if the M bit in SCCR1 is one
to select the 9-bit data character format. The M bit also controls the length of idle and
break characters. The R8 and WAKE bits in SCCR1 are associated with the SCI re-
ceiver and are only shown in
Figure 9-1
for reference.
The pin buffer logic is quite flexible and useful in some SCI systems. This block
diagram is not detailed enough to show all of the functions of this block.
9.3.6 TxD Pin
Buffer Logic
describes this logic in greater detail, and a complete MOS transistor-lev-
el schematic and explanation of this logic is included in
7.3.6.2 PD1 (TxD) Pin Logic
.
The status flag and interrupt generation logic is shown in
Figure 9-1
. The TDRE and
TC status flags in the SCI status register (SCSR) are automatically set by the trans-
mitter logic. These two bits can be read at any time by software. The transmit interrupt
enable (TIE) and transmit complete interrupt enable (TCIE) interrupt control bits en-
able the TDRE and TC bits, respectively, to generate SCI interrupt requests.
9.1.2 Receiver Block Diagram
Figure 9-2
is a block diagram of the receiver section of the SCI subsystem. The de-
scription given in the following paragraphs is an overview; a more detailed discussion
of the SCI receiver is given in
9.4 SCI Receiver
.
SCI receive data comes in the RxD pin, is buffered, and drives the data recovery block.
The data recovery block is actually a high-speed shifter operating at 16 times the bit
rate; whereas, the main-receive serial shifter operates at one times the bit rate. This
higher speed sample rate allows the start-bit leading edge to be located more accu-
rately than a 1 x clock would allow. The high-speed clock also allows several samples
to be taken within a bit time so logic can make an intelligent decision about the logic
sense of a bit (even in the presence of noise). The data recovery block provides the
bit level to the main receiver shift register and also provides a noise flag status indica-
tion.
This block diagram is not detailed enough to show all of the subtleties of the RxD pin
buffer logic; a complete schematic and explanation of this pin logic can be found in
7.3.6.1 PD0 (RxD) Pin Logic
.
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PDF描述 |
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參數(shù)描述 |
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| MC68HC11A8BVP2 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Single-Chip Microcontroller |
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