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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁(yè)數(shù)： | 125/512頁(yè) |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
RESETS AND INTERRUPTS
MOTOROLA
5-13
determine which source has the highest priority. Since the priority resolution step oc-
curs several cycles after the original decision to service an interrupt, a higher priority
source could become pending after the stacking operation started but before the pri-
ority is resolved. In such a case, the interrupt that is serviced can be different from the
source that initiated the interrupt sequence. This subtle aspect means that the latency
from an interrupt request to when it is serviced can be shorter than expected.
Interrupts obey a fixed hardware-priority circuit to resolve simultaneous requests; how-
ever, one I-bit-related interrupt source may be elevated to the highest I bit priority po-
sition in the resolution circuit. The first six interrupt sources are not masked by the I bit
in the CCR and have the fixed priority interrupt relationship: reset, clock monitor fail,
COP fail, illegal opcode, and XIRQ. Each of these sources is an input to the priority
resolution circuit. Software interrupt (SWI) is actually an instruction and has the high-
est priority other than reset because, once the SWI opcode is fetched, no other inter-
rupt can be honored until the SWI vector has been fetched. The highest I-bit-related
priority input is assigned under software control (of the HPRIO register) to be connect-
ed to any one of the remaining I-bit-related interrupt sources. To avoid timing races,
the HPRIO register may only be written while the I-bit-related interrupts are inhibited
(I bit in CCR = 1). An interrupt that is assigned to this highest priority position is still
subject to masking by any associated control bits or by the I bit in the CCR. The inter-
rupt vector address is not affected by assigning a source to this highest priority posi-
tion.
The following figure shows the HPRIO register. The HPRIO register may be read at
any time but may only be written under special circumstances. The high-order four bits
of HPRIO may only be written while the MCU is operating in one of the special modes
(SMOD = 1). The low-order four bits may only be written while the I bit in the CCR is
one.
RBOOT — Read Bootstrap ROM
Can be written only while SMOD equals one
1 = Bootstrap ROM enabled and located from $BF40–$BFFF
0 = Bootstrap ROM disabled and not present in memory map
The RBOOT control bit enables or disables the special bootstrap control ROM. This
192-byte mask-programmed ROM contains the firmware required to load a user’s pro-
gram through the SCI into the internal RAM and jump to the loaded program. In all
modes other than the special bootstrap mode, this ROM is disabled and does not oc-
cupy any space in the 64-Kbyte memory map. Although it is zero when the MCU
comes out of reset in test mode, the RBOOT bit may be written to one while in special
test mode.
SMOD — Special Mode
May be written to zero but not back to one
HPRIO —
Highest Priority I-Bit Interrupt and Miscellaneous
$103C
BIT 7
RBOOT
6
5
4
3
2
1
BIT 0
PSEL0
SMOD
MDA
IRV
PSEL3
PSEL2
PSEL1
RESET:
(Refer to
Table 5-1
)
相關(guān)PDF資料 |
PDF描述 |
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