參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類(lèi)： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 167/512頁(yè)
文件大小： 4071K
代理商： MC68HC11A8
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M68HC11
REFERENCE MANUAL
PARALLEL INPUT/OUTPUT
MOTOROLA
7-7
7.3.1 Port A
The eight port A pins can be independently configured for general-purpose I/O or for
timer or pulse accumulator functions. The following paragraphs describe the pin logic
for port A pins. The idealized timing for critical port A signals is presented in
7.3.1.4
Port A Idealized Timing
.
7.3.1.1 PA[2:0] (IC[3:1]) Pin Logic
Refer to
Figure 7-4
for the following discussion. The cross-coupled NAND circuit with
four associated inverters is a hysteresis buffer. Hysteresis is provided by sizing invert-
er [1] so its switch point is higher than normal and by sizing inverter [2] so its switch
point is lower than normal.
Figure 7-4 PA[2:0] (IC[3:1]) Pin Logic
Starting with zero on the pin, a slowly rising signal causes inverter [2] to switch so that
the R signal goes to an inactive-high state. As the input continues to rise, inverter [1]
switches, causing a low S, which causes the cross-coupled NAND latch to set Q high
and clear Q low. The low Q reinforces the S signal so that, even if noise causes invert-
er [1] to switch back to S equals one, the cross-coupled latch will not reset.
Conversely, starting with one on the pin, a slowly failing signal causes inverter [1] to
switch, causing the S signal to be placed in an inactive-high state. As the input contin-
ues to fall, inverter [2] switches, causing a low R. This low R resets the cross-coupled
NAND latch, setting Q high and clearing Q low. The low Q reinforces the R signal so
that, even if noise causes inverter [2] to switch back to R equals one, the cross-cou-
pled latch will not become set.
For bits 0, 1, and 2, port A reads return the buffered states of the corresponding pins.
Port A reads are completely independent of timer input-capture functions.
7.3.1.2 PA[6:3] (OC[5:2]) Pin Logic
Refer to
Figure 7-5
for the following discussion. For bits 3, 4, 5, and 6, port A reads
return the logic state from a point inside the output pin buffer. During a port A read,
transmission gate [1] is enabled to couple logic state [2] to the internal data bus.
PIN
[3]
P
TIMER
INPUT-CAPTURE
EDGE DETECT
Q
Q
PA2–PA0
(IC1–IC3)
D2–D0
RPORTA
R
S
[2]
[1]
IC1–IC3
TRIGGER
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