參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 176/512頁(yè)
文件大?。?/td> 4071K
代理商： MC68HC11A8
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MOTOROLA
7-16
PARALLEL INPUT/OUTPUT
M68HC11
REFERENCE MANUAL
ured for interlocked operation by PLS equal zero. In this case, the ENDSTRB signal is
asserted at the next PH2 rising edge after the selected active edge is detected at the
STRA input pin. The internal PH2 rising edge corresponds to the center of the E low
time. The third condition that can cause ENDSTRB to be asserted is included to avoid
a problem if strobe B is changed from interlocked operation to pulsed operation while
strobe B is active. If PLS is written to one while HNDS is a one, the ENDSTRB signal
is asserted so the strobe B signal will be terminated at the next PH2 rising edge, which
corresponds to the center of the E low time following the cycle where PIOC was written
with HNDS and PLS equal to one.
7.3.3.2 Special Considerations for STRB on MC68HC24 PRU
Because the external PRU does not have access to the internal PH2 clock of the
MC68HC11A8, slight differences exist in the timing of port B, port C, STRA, and STRB
activities. In the MC68HC24, edges on strobe B occur one-quarter E cycle later than
they would in the MC68HC11A8 in single-chip mode. In the case of full-handshake in-
terlocked mode, strobe B will be terminated on the next rising edge of E after a strobe
A edge is detected. The MC68HC24 has a synchronizer on the strobe A input, which
is clocked by AS; thus, the worst-case delay from an edge on strobe A to a response
on strobe B is one and one-eighth E cycles rather than one E cycle (MC68HC11A8).
Because the implementation of the strobe B logic in the MC68HC24 is slightly different
than that in the MC68HC11A8, the third condition that could terminate a strobe B sig-
nal was not included in the MC68HC24. Since changing from interlocked operation to
pulsed operation in the middle of a transaction is not normal, this subtle difference
should not concern most users.
7.3.4 Port C
Port C is the most complex port on the MC68HC11A8 because it can act as general-
purpose bidirectional I/O, full-input or full-output handshake I/O, or as a time-multi-
plexed address/data bus port. Due to the complexity of the port C pin logic, expanded
and single-chip modes of operation will be discussed separately. The following para-
graphs explain the logic associated with port C pins and the idealized timing of select-
ed signals.
Although this section is not specifically concerned with expanded-mode operation of
port C, it is included for reference. A more detailed discussion of the expansion bus is
included in
2.6 Typical Expanded-Mode-System Connections
.
7.3.4.1 Port C Pin Logic for Expanded Modes
In expanded modes, port C is a time-multiplexed address/data bus. During the first half
of a cycle, addresses are driven out of port C. During the second half of the cycle, data
is either written out of port C or read into port C. Refer to
Figure 7-11
for the following
discussion.
Pin output buffer [1] can be enabled or disabled by the PTCTSC signal. This signal is
driven to zero when address or data information needs to be driven out of port C.
When PTCTSC is one, the output buffer is disabled so port C pins become high-im-
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