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參數(shù)資料
| 型號： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 168/512頁 |
| 文件大小： | 4071K |
| 代理商： | MC68HC11A8 |
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MOTOROLA
7-8
PARALLEL INPUT/OUTPUT
M68HC11
REFERENCE MANUAL
Inverter [2] is driven by a head-to-tail cheater latch. The feedback inverter [3] in this
cheater latch is sized to be overridden by transmission gate [4], [5], or [6]. These three
transmission gates correspond to the three possible sources of data for these port A
pins as follows. General-purpose port A outputs come through transmission gate [4]
from HFF latch [7]. Output compares 5 through 2 (OC[5:2]) affect their corresponding
port A pin via transmission gate [6]; output compare 1 (OC1) can affect these port A
pins via transmission gate [5].
Control gate [8] enables general-purpose port A outputs during PTACLK when no tim-
er function is enabled to control this pin. PTACLK is an internal clock signal that syn-
chronizes port A pin changes to the falling edge of E. OC1 is enabled when the
corresponding OC1Mx bit is one, which disables control gate [8] and enables control
gate [9]. The OC[5:2] functions are enabled to control their corresponding port A pin
by the OMx:OLx bits not equal to 0:0. When OMx:OLx are not 0:0, control gate [8] is
disabled and control gate [10] is enabled.
Control gate [9] allows OC1 to affect this port A pin. When the corresponding OC1Mx
control bit is one, control gate [9] is enabled. The PTACLK clock signal acts as a
strobe. When there is a successful OC1 compare (OC1CMP) or when OC1 is forced
by FOC1 equals one, control gate [9] enables transmission gate [5], which causes the
corresponding OC1Dx state to be transferred to cheater latch [3]. NAND gate [11] pro-
vides a disable to control gate [10] so that if OC1 and another output compare simul-
taneously attempt to change the same port A pin, OC1 will override.
Control gate [10] is enabled by the corresponding OMx:OLx control bits not equal to
0:0. When there is a successful output compare x (OCxCMP) or when OCx is forced
by FOCx equals one, control gate [10] enables transmission gate [6] and momentarily
disables transmission gate [12]. Transmission gate [12] transfers the previous port A
pin state to cheater latch [14]. Cheater latch [14] holds the previous pin state stable for
logic [13] while transmission gate [12] is disabled and transmission gate [6] is enabled.
Set-reset (S/R) latch [13] and associated logic is used to determine the next timer out-
put state that would result from a successful OCx compare. This next timer output
state is determined by the states of the associated OMx and OLx control bits and the
previous port A pin state.
7.3.1.3 PA7 (OC1, PAI) Pin Logic
Refer to
Figure 7-6
for the following discussion. Hysteresis buffer [1] was previously
described in
7.3.1.1 PA[2:0] (IC[3:1]) Pin Logic
. Reads of port A bit 7 always return
the buffered state of the PA7 pin. For this bidirectional I/O pin, the state of the corre-
sponding DDR control bit has no effect on the source of the data for the read. During
a port A read, transmission gate [2] is enabled so the buffered state of the PA7 pin is
driven onto the internal data bus.
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