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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁(yè)數(shù)： | 122/512頁(yè) |
| 文件大小： | 4071K |
| 代理商： | MC68HC11A8 |
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MOTOROLA
5-10
RESETS AND INTERRUPTS
M68HC11
REFERENCE MANUAL
monitor prior to executing an intentional STOP instruction. After recovery from STOP,
the CME bit would be written to one to enable the clock monitor during normal execu-
tion.
The reset sequence is a clocked operation; whereas, clock monitor resets are gener-
ated when the clocks stop. In many cases, the low level on RESET will correct the
cause of the stopped MCU clocks, and recovery can proceed much as in the COP re-
set case. In cases where the MCU clocks do not resume as a result of the clock mon-
itor reset, the driven low level at the RESET pin will remain indefinitely.
5.2.4 External Reset
In addition to the internal sources, reset can be forced by applying a low level to the
RESET pin. The resulting reset sequence is identical to the internal causes. Upon rec-
ognition of the reset request, internal logic turns on an internal N-channel device,
which actively holds the RESET pin low for about four cycles. In a normal system, the
external source of RESET would be redundantly driving the pin low during this time
and would continue to hold the pin low longer than this four cycles. Two E-clock cycles
after the internal N-channel driver releases the pin, the RESET pin is sampled. A low
level at this time indicates the reset was caused by some external source. When the
RESET pin is eventually released, the normal reset vector is fetched and processing
begins.
In all cases of reset, the internal N-channel device holds the RESET pin low for at least
four E-clock cycles. All resets cause internal registers and on-chip peripherals to be
re-initialized. The only difference between causes of reset is the vector locations used.
In the abnormal case where the RESET pin is not held low long enough to be detected
as the cause, the reset is tentatively assumed to have come from the COP or clock
monitor systems. Priority logic assigns highest priority to the clock monitor and second
highest priority to the COP watchdog. If neither of these sources is pending, the normal
reset vector is selected by default. In another abnormal case where the RESET line is
loaded by too much capacitance to rise within two cycles after the internal N-channel
turns off, there will be no way for the internal logic to discriminate between an internal
or external reset source; thus, all resets are interpreted as external requests.
Figure 5-1
shows an example of an external reset circuit. The low voltage inhibit (LVI)
device [1] holds RESET low whenever V
DD
is below operating level. The LVI device
[2] and the RC on its input provide an external POR delay. The switch [3] provides for
manual reset. Voltage detectors [1] and [2] have open-drain outputs, and the pull-up
resistor holds the RESET pin high unless either voltage detector or the internal MCU
reset circuitry drives the RESET pin low. The LVI circuit [1] (or some equivalent circuit)
is required for virtually all M68HC11 systems. The external POR delay and manual re-
set switch are optional. For many applications, the voltage detector [1] and the pull-up
resistor [4] are the only external components needed for reset.
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