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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 244/512頁 |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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MOTOROLA
9-14
ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE
M68HC11
REFERENCE MANUAL
reception of the start bit, four additional samples are taken during the first half of the
bit time to detect the leading edge of the bit time and to verify that it is a start bit. If all
seven samples taken during the start bit time are not zero, noise is indicated and NF
is set. Many systems ignore the NF because the data recovery logic has already made
a good first-order attempt to correct the problem. In critical applications, the NF could
be used to generate a request for retransmission of the questionable data. The NF flag
is cleared by reading SCSR followed by a read of the SCDR. NF must be read as one
during the read of SCSR, or the first step of the clearing sequence is not satisfied.
FE — Framing Error
0 = No framing error detected.
1 = A framing error was detected for the character in the SCDR.
Asynchronous serial data reception requires the receiver to properly align the charac-
ter reception frame with the incoming serial data. This alignment is achieved by asyn-
chronously searching for the falling edge of the start bit; alignment is verified by looking
for the expected logic high during the last bit time (stop bit) of the character. If a logic
zero is detected where the stop bit was expected, the FE flag is set. The FE indicator
is not a foolproof indication of improper framing. It is possible for the receiver to be mis-
framed without there being any FE indication because the RxD line could by chance
be high when the receiver expected to see the stop bit.
The FE flag is cleared by reading SCSR followed by a read of the SCDR. FE must be
read as one during the read of SCSR, or the first step of the clearing sequence is not
satisfied.
9.2.6 SCI Data Register (SCDR)
The SCDR shown in the following register is actually two separate registers. When
SCDR is read, the read-only RDR is accessed; when SCDR is written, the write-only
TDR is accessed. In discussions of the SCI system, any of the mnemonics SCDR,
TDR, or RDR might be used to refer to this register location.
9.3 SCI Transmitter
The SCI transmitter (see
Figure 9-1
) uses an internally generated bit-rate clock to se-
rially shift data out of the TxD pin. A normal transmission is initiated by enabling the
transmitter (setting TE to one) and then writing data to be transmitted to the SCDR.
Since the SCI transmitter is double buffered, a new character may be written to the
transmit queue whenever the TDRE status flag is set to one.
The transmit bit-rate clock is free running, and there is normally no way to know where
a bit clock transition will occur relative to the software instructions that write data to the
TDR. Since transfers to the transmit shift register and transmission of data must be
SCDR —
SCI Data Register
$102F
BIT 7
R7
T7
U
6
5
4
3
2
1
BIT 0
R0
T0
U
R6
T6
U
R5
T5
U
R4
T4
U
R3
T3
U
R2
T2
U
R1
T1
U
RDR (READ)
TDR (WRITE)
RESET:
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