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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁(yè)數(shù)： | 121/512頁(yè) |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
RESETS AND INTERRUPTS
MOTOROLA
5-9
E divided by 2
15
clock into the COP system is free-running and, for practical purposes,
is asynchronous to the COP service software. All additional divider stages in the COP
timer are reset each time the COP service sequence is performed. There is an uncer-
tainty about when the first E divided by 2
15
clock will reach the COP timer stages. This
uncertainty causes the specified time-out period to have a tolerance of minus zero to
plus one cycle of the E divided by 2
15
clock. This tolerance varies with E-clock frequen-
cy but does not change with respect to the COP rate selected by the CR1 and CR0
bits.
Figure 10-3
and
10.2.3 COP Watchdog Function
contain additional information
about this clocking structure.
5.2.3 Clock Monitor Reset
The clock monitor circuit is based on an internal resistor-capacitor (RC) time delay. If
no MCU clock edges are detected within this RC time delay, the clock monitor can op-
tionally generate a system reset. The clock monitor function is enabled/disabled by the
CME control bit in the OPTION register. This time-out is based on an RC delay so that
the clock monitor can operate without any MCU clocks.
Processing variations cause the RC time-out to vary somewhat from lot to lot and part
to part. An E-clock frequency below 10 kHz will definitely be detected as a clock mon-
itor error. An E-clock frequency of 200 kHz or more will prevent clock monitor errors.
Any system operating below 200 kHz E-clock frequency should not use the clock mon-
itor function.
When the clock monitor is enabled and the MCU clocks slow down or stop, a system
reset is generated. The bidirectional RESET pin is driven low to reset the external sys-
tem and the MCU. Clock monitor has a separate reset vector from COP reset and ex-
ternal reset to enable software to determine the cause of reset. While the MCU is in
special test or bootstrap mode, resets from the COP and clock monitor systems are
initially disabled by a one in the DISR bit in the TEST1 register. While still in the special
operating modes, COP and clock monitor resets can be re-enabled by writing the
DISR control bit to zero. In normal operating modes, the DISR bit is forced to zero and
cannot be set to one.
Clock monitor is often used as a backup for the COP watchdog system. Since the COP
needs a clock to function, it is unable to function if the clocks stop. In such a case, the
clock monitor system could detect clock failures not detected by the COP system.
Another use for the clock monitor is to protect against the unintentional execution of
the STOP instruction. Some applications view the STOP instruction as a serious prob-
lem because it causes MCU clocks to stop, thus disabling all software execution and
on-chip peripheral functions. A stop disable bit (S) in the CCR is the first line of defense
against unwanted STOP instructions. While the S bit is one, the STOP instruction acts
as a no-operation (NOP) instruction, which does not interfere with MCU clock opera-
tion. Clock monitor can provide an additional level of protection by generating a sys-
tem reset if the MCU clocks are accidentally stopped.
It is possible to use the clock monitor in systems that also use the STOP instruction.
In such a system, the CME control bit would be written to zero to disable the clock
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