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參數(shù)資料
| 型號： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 251/512頁 |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE
MOTOROLA
9-21
When the receiver is first enabled and after the reception of a stop bit at the end of a
frame, an asynchronous search is initiated to find the leading edge of the next start bit.
The goal of this asynchronous search is to gain bit-time synchronization between the
serial data stream and the internal RT clock. Once synchronization has been estab-
lished, the RT clock controls where the MCU perceives the bit-time boundaries to be.
The first step in locating a start bit is to find a sample where RxD is zero preceded by
three consecutive samples of logic one. These four samples are called start-bit quali-
fiers. Until the start-bit qualifiers are detected, the RT clock is reset to state RT1 after
each sample. Once the qualifiers are found, the beginning of a start bit is tentatively
assumed, and subsequent samples are assigned successive RT state numbers. Next,
start-bit verification samples are taken at RT3, RT5, and RT7. If any two of the three
verification samples are logic ones, the low at RT1 is assumed to have been noise,
and the asynchronous search is started again. When the start-bit qualifiers and the
start-bit verification requirements are met, synchronization has been achieved, and
the RT count state is used to determine the position of bit-time boundaries.
During each bit time, including the start and stop, data samples are taken at RT8, RT9,
and RT10 to determine the logic sense of the bit time and to (possibly) set a working
NF. The logic sense of the bit time is considered to be the majority of all samples taken
during the bit time. If any sample disagrees with the rest, the working NF is set. Even
if the samples at RT8, RT9, and RT10 suggest it should be one, the start bit time is
always assumed to be zero. The primary reason for this assumption is to avoid an ac-
cidental wake up while using the idle-line variation of receiver wake up. If the previous
character had been all ones ($FF), the stop bit and the erroneous logic high in the new
start bit would combine to make a full character time of logic one and would errone-
ously wake up the receiver. Also, at least three of the four samples at RT1, RT3, RT5,
and RT7 were logic zero, which would contradict a decision of logic one based on the
samples at RT8, RT9, and RT10.
If there is any disagreement among the samples taken during any bit time in a frame
(including the start and stop), the working NF is set. At the end of a character recep-
tion, data is transferred from the receive shifter to the parallel RDR, and the RDRF flag
is set. If noise was detected during reception of the character, the NF is set at the same
time as RDRF.
Figure 9-4
shows the details of the ideal case of start-bit recognition. All samples tak-
en at [1] detect logic ones on the RxD line and correspond to the idle-line time or a
stop-bit time prior to this start bit. At [2] a logic-zero sample is preceded by three logic-
one samples. These four samples are called the start-bit qualifiers. The beginning of
the start bit time is tentatively perceived to occur between the third logic-one sample
and the logic-zero sample of the start qualifiers. Next, the samples at RT3, RT5, and
RT7 [3] are taken to verify that this bit time is indeed the start bit. The samples at RT8,
RT9, and RT10 are called the data samples [4]. In any bit time other than the start bit,
these samples would drive a majority voting circuit to determine the logic sense of the
bit time. In the special case of the start bit time, the bit value is forced to be zero inde-
pendent of what the data samples at RT8, RT9, and RT10 suggest.
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