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參數(shù)資料
| 型號(hào)： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類(lèi)： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁(yè)數(shù)： | 181/512頁(yè) |
| 文件大小： | 4071K |
| 代理商： | MC68HC11A8 |
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M68HC11
REFERENCE MANUAL
PARALLEL INPUT/OUTPUT
MOTOROLA
7-21
While the output-handshake mode is specified, any of the port C bits having their cor-
responding DDRC bits set to zero are configured for the three-state variation of full-
output handshake. For those bits, the corresponding port C pins will appear as high-
impedance inputs while the STRA pin is at its selected inactive level. When the STRA
pin goes to its active level, AND gate [5] will force all port C pins to the output mode.
Any port C bits having their corresponding DDRC bits set to one will be driven outputs,
regardless of the logic at AND gate [5].
While the MCU is operating in output-handshake mode, NAND gate [14] outputs zero
and NAND gate [6] outputs one. When PORTC is read in this case, AND gate [10] en-
ables transmission gate [11] to couple the logic state from point [12] inside the output
buffer onto the internal data bus. When a port C pin is configured for output by its cor-
responding DDRC bit equal one at HFF [1], inverter [15] outputs zero and NAND gate
[6] outputs one. Again, when PORTC is read, AND gate [10] enables transmission
gate [11] to couple the logic state from point [12] inside the output buffer onto the in-
ternal data bus. When neither of the previous conditions are true, the port C pin is con-
figured for input and NAND gate [6] outputs a zero. In this case, when PORTC is read,
AND gate [8] enables transmission gate [9] to couple the buffered state of the corre-
sponding port C pin from the strobed buffers [13] onto the internal data bus.
On writes to port C, data is clocked into the HFF [16] by the output of OR gate [17]. A
write to either the PORTC register or the PORTCL register will enable HFF [16] via OR
gate [17]. The output of HFF [16] drives the port C pins through buffer [3] subject to
the controls on the buffer described in the previous paragraphs.
The port C latch register (PORTCL) is composed of HFFs [18] and [19]. Normally, the
strobe A edge signal (STRAEDGE) is low so HFF [19] is latched and HFF [18] is trans-
parent. When a selected edge is asynchronously detected at the strobe A pin, a short
active-high pulse is issued on STRAEDGE. While STRAEDGE is high, HFF [18] is
temporarily latched so stable data is transferred into HFF [19]. When the PORTCL reg-
ister is read, the RPORTCL signal enables transmission gate [20] to couple the output
of HFF [19] onto the internal data bus.
The STOPWAIT signal is normally high, enabling strobe buffers [13]. When the MCU
is in the stop or wait power-saving modes, STOPWAIT is low, and strobe buffers [13]
are disabled. This function was included to reduce power consumption mainly in the
expanded modes where port C is a multiplexed address/data bus, but there is a side
effect that can influence strobe and handshake input at port C in a very special case.
The wait mode definition states that any enabled interrupt source can be used to force
the MCU to return to normal operation. An active edge at the STRA pin is a possible
source of the interrupt that will wake the MCU from the wait standby mode. Although
the edge at STRA will wake the MCU from the wait mode, valid data will not be latched
into PORTCL because strobe input buffers [13] were disabled at the time of the asyn-
chronous edge at STRA.
7.3.4.4 Port C Idealized Single-Chip Mode Timing
Figure 7-14
shows the idealized timing for important port C control signals. Because
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